EDA 業者正大舉在FinFET市場攻城掠地。隨著臺積電、聯電和英特爾（Intel）等半導體制造大廠積極投入16/14奈米FinFET制程研發，EDA工具開發商也亦步亦趨，并爭相發布相應解決方案，以協助IC設計商克服電晶體結構改變所帶來的新挑戰，卡位先進制程市場。

　　16/14奈米（nm）先進制程電子設計自動化（EDA）市場戰火正式點燃。相較起28/20奈米製程，16/14奈米以下制程采用的鰭式場效電晶體 （FinFET）結構不僅提升晶片設計困難度（圖1），更可能拖累產品出貨時程，為協助客戶能突破FinFET製程設計瓶頸，EDA廠商不約而同發布針對 FinFET製程的最新解決方案，欲于新一波的晶片設計商機中迅速擴大市占。

　　圖1 與平面電晶體結構不同的FinFET製程，將帶給IC設計商另一波挑戰。

　　例如益華（Cadence）即針對28奈米以下製程及FinFET製程發布最新版Virtuoso布局（Layout）設計套件，該套件具備電子意識設計 （Electrically Aware Design， EAD）功能，可以協助行動裝置積體電路（IC）設計商縮短產品設計週期并提高客製IC效能。

　　新思科技（Synopsys）則是攜手聯電宣布兩家公司的合作已獲得初步成果；聯電採用新思科技DesignWare邏輯庫IP組合和Galaxy實作平臺StarRC寄生參數提取工具，成功完成聯電第一個14奈米FinFET製程驗證工具設計定案。

　　製程持續演進　晶片設計挑戰重重

　　圖2 益華客製IC與仿真產品管理資深團隊總監Wilbur Luo指出，Virtuoso設計平臺目前已有75%的市占率。

　　益華客製IC與仿真（Simulation）產品管理資深團隊總監Wilbur Luo（圖2）表示，半導體製程由28奈米演進至16/14奈米FinFET製程的過程中，IC設計商會面臨愈來愈嚴重的電致遷移 （Electromigration， EM）問題以及布局依賴效應，加上先進製程設計規則多且復雜，將導致IC設計工程師在設計和驗證數十億電晶體的同時，也面臨龐大的上市時程壓力。

　　為協助客戶順利克服FinFET製程挑戰，益華發表新Virtuoso設計套件，該套件可針對電致遷移問題，在工程師繪製布局時提出分析及警告，讓工程師即時更正其設計；此外，Virtuoso設計套件亦具備在類比設計環境的仿真過程中擷取電流、電壓資訊，并傳送至布局環境的能力。

　　另一方面，Virtuoso設計套件可實現部分布局（Partial Layout）功能，亦即工程師可直接在布局設計過程中即時電子化分析、模擬、驗證內部連結，以確保其布局架構正確（圖3）。該設計功能讓工程師減少其設計往返（Iteration）時間，以及避免其晶片過度設計（Over Design），進而導致耗電高、影響晶片效能，及占位空間增加等問題。

　　圖3 在EDA設計工具的幫助下，工程師可在設計週期中提早發現問題并及時解決。

　　Luo指出，博通（Broadcom）已于28奈米製程實際使用Virtuoso布局套件，而其通訊晶片在提高效能表現與縮小尺寸之余，更受惠于 Virtuoso部分布局功能，而較上一代晶片縮短30%的設計時程。他認為，未來IC設計商在FinFET製程世代將面臨更嚴峻的挑戰，而 Virtuoso設計套件的角色也將更加吃重。

　　另一方面，臺積電也宣布將擴大與益華在Virtuoso設計平臺上的合作關係，以設計和驗證其先進製程硅智財（IP），同時，臺積電亦將以SKILL為基礎的製程設計套件（PDKs）擴大應用于16奈米製程，以實現Virtuoso設計平臺的色彩意識布局（Color-aware Layout）、先進繞線（Advanced Routing）和自動對準（Auto-alignment）等功能。

　　事實上，不僅臺積電在FinFET製程布局上煞費苦心，***另一家晶圓代工廠聯電，亦已于6月底完成首款14奈米FinFET製程驗證工具的設計定案，而新思科技正是協助其設計的重要功臣。

　　EDA 業者正大舉在FinFET市場攻城掠地。隨著臺積電、聯電和英特爾（Intel）等半導體製造大廠積極投入16/14奈米FinFET製程研發，EDA工具開發商也亦步亦趨，并爭相發布相應解決方案，以協助IC設計商克服電晶體結構改變所帶來的新挑戰，卡位先進製程市場。

　　新思提供關鍵IP　聯電布陣14nm制程

　　聯電市場行銷副總郭天全表示，此次設計定案的成功，是聯電技術研發的重要里程碑，聯電的目標是提供客戶高競爭力的FinFET技術解決方案，協助客戶產品走在技術前端。聯電選擇新思科技做為此次重要合作伙伴，塬因在于新思科技在FinFET領域的專業，以及在先進製程開發DesignWare硅智財的豐富經驗。此次合作成果將可大大嘉惠IC設計公司，為客戶帶來功耗、效能、成本等各面向的產品競爭力。

　　新思科技硅智財與系統行銷副總John Koeter表示，新思科技致力于開發開發通過驗證的FinFET硅智財與IC設計工具，可協助聯電認證關鍵製程和硅智財測試結構，藉此降低IC設計公司整合產品的風險，并且加速其產品的量產時程。

　　據了解，聯電將在2015年量產首批產品，緊追英特爾（Intel）及臺積電的腳步。事實上，由于FinFET製程具備高效能、低功耗，以及比平面互補式金屬氧化物半導體（CMOS）製程較低的數據保留電壓等優勢，因而成為IC設計公司高度重視的先進製程節點。

　　新思科技製程驗證工具將提供初期數據，讓聯電得以調整其14奈米FinFET製程，藉以得到最佳化功耗、性能和裸晶（Die）面積。同時，新思科技驗證工具也提供製程檢視數據，讓聯電FinFET模擬模型與硅製程結果具更高關聯性。

　　新思科技DesignWare FinFET邏輯庫硅智財（IP）組合包括高速、高密度、低功耗的標準元件（Standard Cell），內含多重臨界電壓（Voltage Threshold）工具并支援多重通道長度，以降低漏電流（圖4）。

　　圖4 完善的IP組合是確保IC設計品質的重要工具。

　　另一方面，新思科技StarRC （Resistance/Capacitance）寄生參數提取工具提供14奈米先進擷取技術，該技術奠基于FinFET元件特有的叁維（3D）模型。 StarRC工具具備可精準描述FinFET電晶體擷取資料的獨特能力，因此，其嵌入式解決工具可產生最高精度的電阻/電容寄生模型，讓IP開發商能夠優化產品高效能及低功耗特色。

　　至于明導國際（Mentor Graphics）也已于5月獲得臺積電認證16奈米FinFET驗證工具，并與叁星（Samsung）共同策畫14奈米製程處理設計套件。

　　顯而易見，各大EDA廠及晶圓廠的目光已全面集中于16/14奈米FinFET製程的龐大商機，并且在先進製程的設計過程中，雙方不僅須加強自身產品競爭力，更須仰賴跟彼此的資源交換、互通有無，才能搶先于競爭對手之前交付客戶最理想的解決方案。