FinFET技術是電子業界的新一代先進技術，是一種新型的多重閘極3D電晶體，提供更顯著的功耗和效能優勢，遠勝過傳統平面型電晶體。Intel已經在22nm上使用了稱為叁閘極（tri-gate）的FinFET技術，同時許多晶圓廠也正在準備16納米或14納米的FinFET制程。雖然這項技術具有巨大的優勢，但也帶來了一些新的設計挑戰，需要整個半導體設計生態系統的廣泛研發和深層協作，才能夠成功。

FinFET就是場效應電晶體（FET），名字的由來是因為電晶體的閘極環繞包裹著電晶體的高架通道，或稱為鰭。與平面電晶體相比，這種方法能夠更妥善地控制電流，并同時降低漏電和動態功耗。與28納米制程相比，16納米/14納米 FinFET制程可以提高40-50％效能，或減少50％功耗。有些晶圓廠會直接在16納米/14納米上采用FinFET技術，有些晶圓廠為了更容易轉移到FinFET技術，會讓高層金屬維持在20nm。

附圖 ：Cadence晶片實現事業群資深總裁徐季平（Chi-Ping Hsu）

那么20納米的平面型電晶體還有市場價值嗎？這是一個好問題，在2013年初，20nm的平面型電晶體制程將會全面投入生產，而16納米/14納米 FinFET量產還需要一到兩年時間。還有許多關于FinFET成本和良率的未知變數。但是隨著時間的推移，尤其是伴隨著新一代行動消費電子設備的發展，我們有理由更加期待FinFET技術。

FinFET設計挑戰

和其他新技術一樣，FinFET也引起了一些設計挑戰，對客制/類比設計人員而言尤其顯著。其中之一稱為寬度量化，因為FinFET元件最好是作為常規結構放置在一個網格上。標準單元設計人員可以更改平面電晶體的寬度，但是不能改變鰭的高度或寬度，所以提高驅動器強度的最隹做法就是增加鰭的數量。增加個數必須為整數 - 你不能添加四分之叁的鰭。

另一個挑戰來自3D技術本身，因為3D意味著必須萃取和建模更多的電阻（R）和電容（C）寄生。設計人員不能再只是為電晶體的長度和寬度建模，電晶體內的Rs和Cs，包括本地互連，鰭和閘極，對于預測電晶體的行為都是至關重要的。還有一個問題是層電阻。

FinFET技術

20納米制程在第一層金屬（M1）下增加了一個局部互連層，其電阻分布是不均勻的，并且取決于通道所放置的位置。另外，上金屬層和下金屬層的電阻率差異可能會達到百倍以上。

還有一些挑戰不是來自于FinFET本身，而是來自16nm及14nm上更小的幾何尺寸。一個是雙重曝光（double patterning），這是20nm及以下制程繼續沿用既有的193nm曝光設備，而必須采用的技術。需要額外的光罩，搭配標色分解的制程，在不同的光罩上實現布局特性。布局依賴效應（LDE）的發生是因為布局物件放置在靠近其他單元或裝置時，會影響其時序和功耗。而且隨著幾何尺寸的縮小，電遷移（Electromigration）變得更顯著。

EDA的重要角色

如前所述，上述問題主要影響客制/模擬設計。如果數位設計人員能夠利用自動化，具備FinFET意識的工具和支援FinFET的單元庫，將可發現，單元具備更好的功耗和效能。但是，數位設計人員也會發現新的和更復雜的設計規則、雙重曝光著色的要求和更嚴格的單元和腳位限制。最后，有些SoC設計人員還會被要求來設計和驗證數百萬閘道的晶片。設計人員必須在更高的抽象層次上工作，并且大量重復利用晶片IP。

EDA業界在研發上花費了大量的錢，以解決先進制程上的設計挑戰 - 事實上，我們預期，EDA業界在20納米、16納米和14納米的總研發費用可能高達12億美元到16億美金。從FinFET觀點而言，例如，萃取工具必須強化，以便處理Rs和Cs，更妥善地預測電晶體效能。這些Rs和Cs不能等待晶片成型后分析－ 必須在設計周期盡早進行，所以電路設計人員和布局設計人員必須改變作法密切協作。

每項實體設計工具都必須能夠處理幾百條為了16nm/14nm FinFET技術而新生的設計規則。包括布局、繞線、最隹化、萃取和實體驗證。也必須利用這些工具進行單元庫的最隹化。所以一個完善整合的先進制程解決方案將使客制/類比和數位設計變得更容易。

EDA供應商也是垂直協作當中不可或缺的一環，包括晶圓代工廠和IP供應商。來自EDA和IP開發人員的回？？會影響制程發展，然后反過來要求新的工具和IP。例如，2012年，Cadence、ARM和IBM間叁方合作產生了第一個14nm FinFET測試晶片。

16nm/14nm FinFET技術將是一個Niche技術，或者成為IC設計的主流？歷史證明，每當創新出現，人們就會勾勒如何加以利用以實現新的、而且往往是意想不到的價值。FinFET技術將開啟電腦、通信和所有類型消費電子產品的大躍進時代。這就是為什么Cadence公司堅信FinFET技術將為電子業界開創全新紀元，這也是為什麼我們致力于為整個業界推動這項技術。