各家3D NAND技術大比拼。

隨著密度和成本的飛速進步，數字邏輯和 DRAM 的摩爾定律幾乎要失效。但是在NAND 閃存領域并非如此，與半導體行業的其他產品不同，NAND 的成本逐年大幅下降。這是因為 NAND不再依賴光刻來圖案化更小的單元。相反，NAND 依賴于不同的架構，也就是 3D NAND，該架構于 2013 年首次商業化。

此后，NAND 制造商通過添加越來越多的存儲單元層來改善 NAND 的密度和成本結構。行業焦點從光刻轉移到了沉積和蝕刻處理步驟。因此，自從 3DNAND 推出以來，密度每年以非常穩定的速度提高 30%。

自從推出 3D NAND 以來，密度的增加使得每比特 NAND 成本每年下降約 21%，盡管未來可能會遇到一些挑戰，但規模擴展預計將繼續下去。美光認為，NAND 每比特成本可以繼續以每年百分之十幾到百分之十的速度下降，而 DRAM 則更難擴展，目標只是每年降低個位數百分比的成本。

最終結果是，盡管從 2018 年到 2022 年每年 NAND 晶圓廠的設備采購總額約為 150 億美元，但 NAND 總產能每年持續增長超過 30%。這主要是由于制造效率的提高。但是，如果將新設備創新推向市場，那么繼續增加產能需要相應增加的資本支出（資本支出強度）。由于當前半導體市場比較低迷，目前市場上 NAND 大量供過于求，因此大型資本支出項目被推遲。

NAND中這些大規模成本改進的主要原因是晶圓廠可以在工藝步驟數沒有大規模相應增加的情況下增加密度。3D NAND中最關鍵的步驟是薄膜沉積和高縱橫比蝕刻。

NAND 的一種過于簡化的制造工藝是交替沉積薄膜，然后進行一些不同的蝕刻，穿過堆棧并將單元分開/連接到外部。Lam Research 是許多此類工藝步驟的領導者，其中最關鍵的是高縱橫比蝕刻。

?NAND 擴展的4 條途徑

有4種主要途徑可以擴展NAND閃存每片的存儲容量。

?邏輯縮放 – 每個單元存儲的位數。這需要每個單元存儲 2^n 個電壓電平。

垂直縮放 – 垂直堆疊的 NAND 單元數量。

橫向縮放 – 可以適合 2D 向量的單元的大小/數量。

架構擴展——增加密度并減少單元/外圍設備開銷的各種技術。

一種方法是邏輯縮放，即每個物理存儲單元存儲更多位。每個單元存儲的每個附加位都需要使單元必須保持的可辨別電壓狀態的數量加倍。IE：每單元 1 位 (SLC) 2 個電壓電平、每單元 2 位 (MLC) 4 個電壓電平、每單元 3 位 (TLC) 8 個電壓電平、每單元 4 位 16 個電壓電平(QLC)，每單元 5 位 (PLC) 的 32 個電壓電平。

理想情況下，這可以通過增加存儲位數而不增加存儲單元的物理數量來實現“自由”縮放。每單元 4 位 QLC 于 2018 年問世，SK 海力士從英特爾收購的 Solidigm 團隊一直在談論每單元 5 位 PLC、浮柵 NAND。Kioxia 的研究人員甚至于 2021 年在低溫條件下展示了每個單元 7 位。

然而，邏輯縮放的主要缺點是減少了每個存儲狀態的電子數量。增加每個單元的電壓狀態數量意味著劃分每個存儲單元的電子存儲容量。每個狀態的電子較少會增加可變性并破壞可靠性。2D NAND 已經通過 TLC 技術達到了這一極限，而 3D NAND 也正在快速接近類似的極限。展望未來，這標志著邏輯擴展的結束。

制造商發現，制造更小的單元（橫向+垂直），每個單元容納的電子更少，使得每個單元更高的位數是站不住腳的。例如，Solidigm 的 192 層 PLC就失敗了，并且由于成本結構較差而無法大批量生產。

與 TLC 相比，三星236 層以上的 V9 代 3DNAND 的 QLC 代際擴展也較差。在V7代中，QLC的密度比TLC高40%。對于 V9，QLC 的密度僅比 QLC 高 20%。這是因為QLC存儲單元無法像TLC單元那樣縮小那么多。因此，美光和 SK 海力士相信 TLC（每單元 3 位）NAND 將是最具成本效益的長期解決方案。

然后是垂直擴展，這是過去十年中密度增加的主要途徑。目前的高縱橫比 (HAR) 蝕刻深度限制為 6 至 7微米，每個單元的最小厚度約為 40 納米。到目前為止，制造商只能實現多達 128 個字線層堆棧（每個約 50 納米）。超越這一點需要將多個decks單獨蝕刻并組合在另一個之上。Solidigm 的 192 層設計使用四個 48 層decks，而海力士的最新 238 層一代使用兩個decks，每個decks有 119 個活動字線。

理想情況下，deck越少越好，因為需要重復的制造步驟更少，堆疊decks時出現對齊錯誤的風險也更低。否則，垂直縮放的唯一其他方法是減少每個存儲單元和字線的 Z 厚度，或者增加 HAR 蝕刻深度，我們將在下面詳細介紹。這就是東京電子可以從 Lam Research 手中奪走大量業務的原因。我們稍后描述的沉積變化可能同樣具有影響力。

然后我們在 X 和 Y 方向上進行傳統的橫向縮放。這可以通過增加存儲器通道孔的密度或通過減少狹縫和存儲器塊細分的面積開銷來完成。前者已經被淘汰，因為孔不能變得更小，需要將所有層安裝在側壁上以形成電荷陷阱單元。目前，孔之間的間距也盡可能緊密。

對于后者，美光和 WDC/Kioxia 正在增加狹縫之間的通道孔數量，減少狹縫總數，從而實現更好的孔面積利用率。這意味著他們的柵極替換工藝必須水平深入各層，以正確去除所有 SiN 殘留物并干凈地進行后續的 W 填充。

自 64 層一代以來，行業標準一直是狹縫之間有 9 個支柱。美光 232 層已達到狹縫之間的 19 個柱，而 WDC/Kioxia BiCS6 162 層已達到狹縫之間的 24 個柱，盡管我們尚未發現這種情況在市場上廣泛普及。他們的 218 層 BiCS8 更進一步，不再需要一排虛擬孔來分隔子塊。

雖然與垂直縮放相比，這些橫向縮放技術帶來的密度增益較小，但它確實可以在不增加 WFE 強度的情況下實現線性成本降低。除此之外，還可以通過使用交錯樓梯設計來減少陣列兩側樓梯的開銷面積，從而實現橫向縮放。然而，這是以增加布線密度和字線連接區域的復雜性為代價的。

最后，還有架構縮放，重點關注 CMOS 邏輯外圍電路的放置位置。設計從簡單的 CMOS Next to Array，到最近的 CMOS Under Array，通過在 NAND 堆棧下方構建電路來節省芯片面積。然而，由于 NAND 陣列處理步驟的嚴酷性，CMOS 邏輯處理技術存在局限性。CMOS 鍵合陣列 (CBA) 通過在單獨的晶圓上制造邏輯，然后通過混合鍵合將邏輯鍵合到存儲器陣列晶圓上來解決此問題。

這使得更先進的邏輯和更高的布線密度能夠實現階梯和子塊劃分的進一步橫向擴展。由于邏輯和存儲器是并行制造的，因此可以通過降低設計/工藝復雜性和周期時間來抵消粘合多個晶圓所增加的成本。長江存儲憑借其 64 層 Xtacking 1.0 和令人驚嘆的 1.0 微米間距混合鍵合處于領先地位。WDC/鎧俠 BiCS8 218 層也將采用混合鍵合工藝，其他制造商也將效仿。

大多數擴展途徑幾乎已經被利用。垂直擴展一直是擴展的主要方式，但即便如此，當前的制造設備也開始采用這種方式。

?3D NAND結構和制造流程

一開始將氧化物和氮化物薄膜的交替層沉積到基礎晶片上。每層厚度在 20 至 30 nm 之間。每個堆疊的理論極限可以超過 250 層高，接近 7 微米高。然后添加厚硬掩模，為高縱橫比 (HAR) 溝道孔蝕刻做好準備。這種反應離子蝕刻工藝可挖出一系列深度為寬度 70 倍的孔。通道孔的圓度和整個孔深度的均勻性對于減少存儲單元性能的變異性至關重要。對于具有多個decks的設計重復這些步驟，然后將這些decks堆疊在一起。由此，溝道孔被多層填充以形成電荷陷阱單元，每一層沉積在側壁上使孔逐漸變窄。

接下來是金屬替代柵極工藝。穿過所有層蝕刻狹縫以形成暴露堆疊側面的溝槽。這樣可以進行氮化物層的折返以及隨后通過 ALD 和鎢字線填充完成的勢壘沉積。在陣列的側面蝕刻出階梯，以使字線層暴露于垂直接觸。

最后，位線和金屬互連形成在上面并與制造的CMOS電路連接，其中包括字線驅動器和用于NAND接口的其他外圍電路。由此我們可以看出，3D NAND 高度依賴于 HAR 蝕刻和沉積能力來擴展密度和性能。

如前所述，主要限制是在制造過程中蝕刻通道孔。這就是為什么每 GB 的原始處理時間（以及處理成本）的擴展預計會比我們觀察到的歷史趨勢放緩。

?NAND市場最新動態

NAND持續疲軟，產能嚴重過剩。由于供應過剩，目前行業晶圓開工率在 60% 左右。庫存情況也十分巨大。這是自 1997 年以來最嚴重的供需失配。

現在，NAND主要廠商都在降低利用率，試圖減少庫存，讓市場恢復平衡。然而，技術轉型仍需要一些投資。最大的 NAND 生產商（市場份額 34%）三星在 NAND 工藝方面落后。當前一代仍然主要是128層，176層NAND仍然只占很小的一部分

這遠遠落后于 SK 海力士和美光，后者的技術節點超過 200 層。三星今年正試圖投入資金將其大部分產能轉變為 236 層。他們實際上在大部分生產中跳過了一個節點。雖然他們對技術轉型的投資將提振今年的 NAND WFE，但這只會推遲復蘇。一旦技術轉型完成，他們將再向市場推出 70% 以上的比特。三星想要強制整合，這是從公司最高層向下推動的策略。

與 2023 年相比，2024 年 NAND 資本支出將更為精簡。預計到 2025 年，由于巨大的庫存和低利用率提供緩沖，NAND 供需恢復平衡，NAND 資本支出才會強勁復蘇。長期的需求將繼續增長，行業最終需要投資來滿足這一需求。 ? ?

審核編輯：劉清