幾十年來，NAND 閃存一直是低成本和大密度數據存儲應用的主要技術。這種非易失性存儲器存在于所有主要的電子終端使用市場，例如智能手機、服務器、個人電腦、平板電腦和 USB 驅動器。在傳統的計算機內存層次結構中，NAND 閃存距離中央處理器 (CPU) 最遠，與靜態隨機存取存儲器 (SRAM) 和動態 RAM (DRAM) 相比，眾所周知，它相對便宜、速度慢且密度大。

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這種存儲技術的成功與其不斷擴展密度和成本的能力有關——這是 NAND 閃存技術發展的主要驅動力。大約每兩年，NAND 閃存行業就會顯著提高位存儲密度，以增加的 Gbit/mm2表示。

在這個發展過程中還引入了幾項技術創新以維持這一趨勢線。向三維的過渡可以說是最令人印象深刻的創新。在 3D NAND 閃存中，存儲單元堆疊形成垂直串，單元由水平字線尋址。其他值得注意的創新包括增加每個單元的位數（最多四個）以及從浮柵晶體管過渡到用于存儲操作的電荷陷阱單元。

圖 1 – 典型 3D NAND 閃存結構的表示（BL=位線；WP=字板；BSP=底部選擇板；SP=源板；TSL=頂部選擇線） ?

最先進的：環繞式垂直溝道；多達 300 個字線層

盡管并非所有存儲器制造商都在追求，但電荷陷阱單元是當今大多數 3D NAND 結構的基礎. 該存儲單元類似于 MOSFET 晶體管，在晶體管的柵極氧化物（氧化物-氮化物-氧化物 (ONO) 堆棧）中插入了一小層氮化硅 (SiN)。SiN 層包含許多可以保持靜電荷的電荷捕獲位點。當多晶硅柵極正偏置時，來自溝道區的電子隧道穿過氧化層并被困在SinN層中。這提高了晶體管的閾值電壓。Cell的狀態可以通過跨源/漏節點傳遞電壓來測量。如果電流流動，則電池處于“無俘獲電子”狀態（對應1）。如果未測量到電流，則cell處于“俘獲電子（或 0）狀態。 ?

由于存儲窗口不足，電荷陷阱單元未能在早期的 2D NAND 平面配置中引入，存儲窗口通過編程和擦除之間的閾值電壓差異來衡量。但在 3D NAND 結構中，這種存儲單元充分發揮了潛力，這要歸功于環柵 (GAA) 垂直通道實現方法。在此 GAA 配置中，柵極堆疊完全環繞通道。這種圓柱形幾何形狀在隧道氧化物中產生增強的場效應。這導致更大的載流子注入到捕獲層，增強了編程/擦除窗口。 ?

GAA 制造通常從生長氧化物/字線層堆棧開始。接下來，使用先進的干法蝕刻工具通過堆疊向下鉆孔來形成圓柱形孔。然后沿著孔的側壁沉積隧道 (O) 和捕獲 (SiN) 層以及多晶硅溝道。 ? 最近，一些主要廠商宣布推出基于 3D-NAND 的產品，這些產品最多可堆疊 300 個字線層，預計這種增加層數的趨勢將在未來幾年繼續下去。 ?

進一步增加位存儲密度的方法

在當前十年中，內存制造商將把傳統的 GAA NAND 路線圖推向極限。根據最樂觀的預測，到本世紀末，層數將增加到 1,000，占 100Gbit/mm 2位存儲密度。然而，相對于歷史密度縮放路線圖，這是幾年的放緩。 ? 增加層數會帶來更高的處理復雜性和成本，挑戰沉積和蝕刻工藝，并導致應力在層內積聚。為了克服這些挑戰，業界正在引入一些互補的工藝“技巧”以最終獲得1,000 層。這些包括將層數拆分為兩個（或更多）堆疊層，進一步增加每個單元的位數，提高陣列效率，并減少 GAA 單元的 xy 間距。還有一種趨勢是優化不同晶圓上的外圍電路，并使用晶圓對晶圓鍵合技術將其連接到存儲器陣列。然而，這些創新不足以控制不斷增長的加工成本，因此，額外的追求z 間距縮放。Z 間距縮放涉及降低層堆疊中涉及的所有材料的高度，包括字線金屬和氧化物。 ?

2030 年：引入 3D 溝槽單元架構

到 2030 年，在 GAA NAND 閃存微縮已經飽和之后，imec 預計將引入一種新的架構來連接電荷陷阱單元：溝槽單元架構(trench cell architecture)。通過這種架構，3D NAND 擺脫了圓形 GAA 存儲單元幾何結構。相反，這些單元是在溝槽的側壁上實現的——類似于在其側面傾斜的平面配置——在溝槽的相對壁上有兩個晶體管。這種下一代 NAND 閃存單元架構不僅將提供所需的位存儲密度飛躍；它也被認為可以降低成本。然而，就像在 2D 平面配置中一樣，柵極不再完全包裹在溝道周圍。因此，存儲器制造商擔心編程/擦除窗口不足。 ?

圖 2 –（左）3D NAND GAA 和（右）溝槽器件（在 2023 IMW 上展示）的 3D 示意圖。 ?

溝槽與 GAA 單元架構的編程和擦除行為

在 2023 年 IEEE 國際存儲器研討會 (2023 IMW) 上，imec 展示了溝槽單元與GAA 存儲器單元存儲器操作的實驗比較。兩種 NAND 閃存變體都在同一晶圓上處理，即內部開發的具有多晶硅柵極和三個字線層的 3D NAND 測試載體。代替圓柱形孔，溝槽特征（300nm 寬和 1μm長）被蝕刻到溝槽結構的字平面堆棧中。沿著溝槽的側壁形成三個垂直平坦的多晶硅溝道（溝道寬度為 50nm - 200nm），并制造源/漏結。 ? 如果不進行優化，溝槽cell的性能將不如 GAA cell。它們具有非理想的編程和擦除效率，這分別反映在增量步進脈沖編程 (ISPP) 和擦除 (ISPE) 曲線的斜率和起點上。這轉化為更小的編程/擦除窗口。在擦除方面，ISPE 曲線還顯示了擦除飽和度水平的下降。 ?

邁向 5V 內存窗口

存儲窗口不佳可以解釋為缺乏曲率引起的場效應，在 GAA 的情況下，這會增加載流子注入到俘獲層中。針對這一缺點，imec團隊想出了一個創新的解決方案，即縮小溝槽器件的溝道寬度。溝道寬度縮放有望擴大通道邊緣周圍形成的彎曲高注入區域的影響。換句話說，在溝道寬度大大減小的情況下，從幾何角度來看，溝槽單元開始類似于 GAA 單元。 ? 另一方面，擦除飽和水平的降低主要由來自柵極的寄生電子注入決定。這可以通過精心設計柵極堆疊和集成金屬柵極來抑制。 ? Imec 通過實驗表明，對于具有縮放溝道寬度（低至 30nm）的溝槽器件，結合替代的Hing k 襯里（linear）材料（例如 ZrO2?或 HfO2?而不是Al2?O3?），可以實現更好的存儲操作，一個工程隧道氧化物和金屬柵極的集成。對于大多數研究條件，展示了高達 5V 的記憶窗口，2V 的改進——不影響保留和循環行為。該團隊目前正致力于進一步改進編程和擦除操作。

圖 3 – (a) 不同溝道寬度的溝槽；(b) 編程和擦除特性，在更小的溝道寬度下表現出改進（如 2023 IMW 所示）。 ?

超高位存儲密度

在展示了具有良好存儲特性的溝槽存儲單元后，下一步是研究潛在的與行業相關的集成方案，以堆疊更多層。預計這樣的工藝流程類似于 GAA 工藝流程，增加了一個額外的模塊：蝕刻溝槽側面的垂直平坦通道條紋。如果可以為這個具有挑戰性的蝕刻步驟找到工藝解決方案，imec 提出了3D 溝槽工藝流程的仿真，具有 220nm 間距的溝槽，每個溝槽寬 100nm，長約 1μm。為了確保高位密度，該流程通過蝕刻 25 納米寬的溝道條紋和 80 納米間距來完成。 ?

圖 4 – (a) 溝槽最終設計結構的頂視圖，以及 (b) 溝槽架構的單元密度改進系數（如 2023 IMW 所示）。 ? 從最終的設計結構來看，溝槽架構的單元密度估計是GAA 參考的三倍。預計這將隨著通道間距縮放而進一步改善。基于這些結果，3D 溝槽架構可被視為未來 3D NAND 閃存的潛在突破，其位存儲密度將遠超 100Gb/mm2。 ?

編輯：黃飛

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