全面詳解CoWoS封裝技術特點及優勢

CoWoS封裝技術

CoWoS背景

“封測廠已經跟不上晶圓代工的腳步了，摩爾定律都開始告急了，我們與其在里面干著急，不如做到外面去”，2011年，臺積電的余振華面對媒體如是說。2011年，臺積電宣布將會做先進封裝。經過兩年時間，臺積電開發出了CoWoS技術。但由于價格昂貴，只有Xilinx使用，為了拿下蘋果這個客戶，臺積電開發出了一種精簡的設計，能夠將CoWoS結構盡量簡化，并且價格壓到原來的五分之一。這個技術就是后來的InFO技術。

自此，臺積電的先進封裝分成了兩部分，更為經濟的InFO封裝技術，成為收集客戶采用的首選，這也是臺積電拿下蘋果這個客戶的原因。而專注于高階客戶市場的CoWoS技術也因為人工智能的發展，得到進一步發展與應用。
2012年臺積電在與賽靈思合作推出Virtex-7 HT系列FPGA的過程中（由4顆28nm FPGA芯片并排安裝在硅中介層）便開發了TSV、μBump及RDL技術，并將這一系列技術命名為CoWoS（Chip-on-Wafer-on-Substrate）[3]。隨后公司研發出InFO封裝，大幅降低了封裝體積[4]。2018年，臺積電又公布了系統整合單芯片（SoIC）技術，標志著臺積電已具備直接為客戶生產3DIC的能力。

CoWoS技術

CoWoS 技術概念，簡單來說是先將半導體芯片（像是處理器、記憶體等），一同放在硅中介層上，再透過Chip on Wafer（CoW）的封裝制程連接至底層基板上。換言之，也就是先將芯片通過Chip on Wafer（CoW）的封裝制程連接至硅晶圓，再把CoW 芯片與基板連接，整合成CoWoS；利用這種封裝模式，使得多顆芯片可以封裝到一起，透過Si Interposer 互聯，達到了封裝體積小，功耗低，引腳少的效果。

2.5D封裝：所謂的2.5D 封裝，主要的概念是將處理器、記憶體或是其他的芯片，并列排在硅中介板（Silicon Interposer）上，先經由微凸塊（Micro Bump）連結，讓硅中介板之內金屬線可連接不同芯片的電子訊號；接著再透過硅穿孔（TSV）來連結下方的金屬凸塊（Solder Bump），再經由導線載板連結外部金屬球，實現芯片、芯片與封裝基板之間更緊密的互連。

· RDL(Redistributionlayer，再分布層)：在晶圓水平上，觸點再分布可以很高效的進行。再分布層用于使連線路徑重新規劃，落到我們希望的區域，也可以獲得更高的觸點密度。再分布的過程，實際上是在原本的晶圓上又加了一層或幾層。首先淀積的是一層電介質用于隔離，接著我們會使原本的觸點裸露，再淀積新的金屬層來實現重新布局布線。UBM在這里會被用到，作用是支撐焊錫球或者其他材料的接觸球。

· 中介層(Interposer)：指的是焊錫球和晶粒之間導電層。它的作用是擴大連接面，使一個連接改線到我們想要的地方。與再分布層作用類似。

· TIM:熱界面材料（hermal interface material：TIM）薄膜通常包含在高級封裝中，以幫助降低從有源die到周圍環境的總熱阻。（對于非常高功率的器件，通常應用兩層 TIM 材料層——die和封裝蓋之間的內層以及封裝和散熱器之間的一層。）

CoWoS（Chip On Wafer On Substrate）是一種2.5D的整合生產技術，先將芯片通過Chip on Wafer（CoW）的封裝制程連接至硅晶圓，再把CoW芯片與基板（Substrate）連接，整合成CoWoS。

CoWoS process Flow如下：

先將芯片通過Si interposer與下面的wafer堆疊在一起，其中連接部分叫ubump，是一對Cu piller中間焊Solder，填入underfill保護芯片與連接的結構

將芯片連接在載板上，然后進行CMP將Si interposer減薄，接著加入RDL與Solder ball。

將wafer從載板上轉移到膠帶上，切割wafer，將芯片從膠帶上取下來倒置安裝在基板上。

最后加上保護結構并使用熱界面金屬（TIM）填充保護蓋與芯片中間的空隙。

CoWoS封裝結構簡圖

CoWoS封裝技術發展
（1）CoWoS—S
CoWoS平臺為高性能計算應用提供了同類最佳的性能和最高的集成密度。這種晶圓級系統集成平臺提供了廣泛的內插器尺寸、HBM立方體數量和封裝尺寸。它可以實現比2倍掩模版尺寸(或約1，700mm2)更大的內插器，將領先的SoC芯片與四個以上的HBM2/HBM2E立方體集成在一起。

CoWoS—R

CoWoS-R是CoWoS高級封裝家族的一員，利用InFO技術利用RDL內插器并服務于小芯片之間的互連，尤其是在HBM(高帶寬存儲器)和SoC異構集成方面。RDL內插器由聚合物和銅跡線組成，在機械上相對靈活。這種靈活性增強了C4關節的完整性，并允許新的封裝可以擴大其規模，以滿足更復雜的功能需求。

CoWoS-R技術的主要特點包括:

1.RDL內插器最多由6L銅層組成，用于最小布線。間距為4微米(2微米線寬/間距)。

2.RDL互連提供了良好的信號和電源完整性性能，路由線路的RC值更低，以實現高傳輸數據速率。帶有六個RDL互連的共面GSGSG和層間接地屏蔽提供了出色的電氣性能。

3.由于SoC和相應襯底之間的CTE失配，RDL層和C4/UF層提供了良好的緩沖效果。C4凸起使應變能密度大大降低。

CoWoS—L

CoWoS-L作為CoWoS平臺中的最后一個芯片級封裝之一，結合了CoWoS-S和InFO技術的優點，使用內插器與LSI (Local Silicon Interconnect)芯片提供了最靈活的集成，用于管芯到管芯的互連，RDL層用于功率和信號傳遞。該產品從1.5倍掩模版插入器尺寸開始，具有1倍SoC+4倍HBM立方體，并將進一步擴展外殼至更大尺寸，以集成更多芯片。

CoWoS-L服務的主要特點包括:

1.大規模集成電路芯片，用于通過多層亞微米銅線實現高布線密度的管芯間互連。大規模集成電路芯片可以在每個產品中采用多種連接架構(例如，SoC到SoC、SoC到小芯片、SoC到HBM等)，也可以在多個產品中重復使用。相應的金屬類型、層數和間距與CoWoS-S的產品一致

2.基于模制的內插器在正面和背面都具有寬間距的RDL層，并且用于信號和功率傳輸的TIV(直通內插器通路)在高速傳輸中提供了低損耗的高頻信號。

3.能夠在片上系統芯片的正下方集成額外的元件，例如獨立的IPD(集成無源器件)，以更好的PI/SI支持其信號通信。

芯片的布局設計，遂成為延續摩爾定律的新解方，異構整合（Heterogeneous Integration Design Architecture System，HIDAS）概念便應運而生，同時成為IC 芯片的創新動能。

所謂的異構整合，廣義而言，就是將兩種不同的芯片，例如記憶體＋邏輯芯片、光電＋電子元件等，透過封裝、3D 堆疊等技術整合在一起。換句話說，將兩種不同制程、不同性質的芯片整合在一起，都可稱為是異構整合。

圖 CoWoS 封裝技術的路線圖

相比第三代技術，第五代CoWoS-S的晶體管數量將增加20倍，中介層面積也會提升3倍。第五代封裝技術還將封裝8個128G的HBM2e內存和2顆大型SoC內核。

2010 年開始 2.5D Interposer 的研發，2011 年推出 2.5D Interposer 技術 CoWoS（Chip on Wafer on Substrate）。第一代 CoWoS 采用 65 納米工藝，線寬可以達到 0.25μm，實現 4 層布線，為 FPGA、GPU 等高性能產品的集成提供解決方案。

真正引爆 CoWoS 的產品是人工智能（AI）芯片。2016 年，英偉達（Nvidia）推出首款采用 CoWoS 封裝的繪圖芯片 GP100，為全球 AI 熱潮拉開序幕；2017 年 Google 在 AlphaGo 中使用的 TPU 2.0 也采用 CoWoS 封裝；2017 年英特爾（Intel）的 Nervana 也不例外的交由臺積電代工，采用 CoWoS 封裝。因成本高昂而坐冷板凳多年 CoWoS 封測產能在 2017 年首度擴充。

4、3D Fabric