4月28日，臺積電在全球矚目之下于新聞發(fā)布會上披露了其在封裝技術(shù)領(lǐng)域的最新研發(fā)成果，其中最令人矚目的莫過于其下一代CoWoS封裝技術(shù)的重大突破。這一技術(shù)革新不僅將系統(tǒng)級封裝（SiP）的尺寸推向了全新的高度——120x120mm，更是將功耗提升至千瓦級別，引領(lǐng)半導(dǎo)體封裝技術(shù)邁向新的里程碑。

在封裝技術(shù)的研發(fā)道路上，臺積電從未停止過前進的腳步。而除了CoWoS封裝技術(shù)的巨大進展，該公司還首次對外公布了其A16制程工藝。據(jù)悉，這一制程工藝通過結(jié)合納米片晶體管和背面供電解決方案，將大幅度提升邏輯密度和能效，為未來的芯片產(chǎn)品帶來更高效的性能。更值得一提的是，臺積電預(yù)計將在2026年實現(xiàn)A16制程工藝的量產(chǎn)，這無疑將為整個行業(yè)帶來一次革命性的變革。

臺積電在會議中透露，A16制程工藝并不需要依賴下一代High-NA EUV光刻系統(tǒng)。這意味著，在現(xiàn)有EUV光刻系統(tǒng)的基礎(chǔ)上，臺積電通過巧妙地運用雙重曝光等方法，成功將臨界尺寸提高到了13nm以上。然而，對于技術(shù)的追求，臺積電從未滿足。他們正積極探索未來制程工藝中使用High-NA EUV光刻技術(shù)的可能性，并計劃在A16制程工藝之后的A14制程工藝中引入這一先進技術(shù)。

而在封裝技術(shù)領(lǐng)域，臺積電同樣取得了令人矚目的成果。新一代CoWoS封裝技術(shù)相較于前代產(chǎn)品，硅中介層尺寸得到了顯著擴大，達到了光掩模的3.3倍。這一重大改進為系統(tǒng)封裝提供了更大的操作空間和更高的封裝效率，使得封裝邏輯電路、內(nèi)存堆棧和I/O等組件變得更加便捷高效。

更為引人矚目的是，新一代CoWoS封裝技術(shù)并不僅限于封裝邏輯電路。它還能夠容納高達8個HBM3/HBM3E內(nèi)存堆棧，為高性能計算提供了強大的支持。

展望未來，臺積電在封裝技術(shù)領(lǐng)域的研發(fā)將繼續(xù)深入。據(jù)透露，到2026年，臺積電將投產(chǎn)下一代CoWoS_L技術(shù)。屆時，硅中介層尺寸將進一步擴大至光掩模的5.5倍，最大尺寸可達4719平方毫米。這一技術(shù)的推出，將能夠封裝更多的邏輯電路、內(nèi)存堆棧和I/O等組件，進一步提升系統(tǒng)性能，滿足日益增長的市場需求。

而在更遠的未來，臺積電更是計劃推出更為先進的CoWoS封裝技術(shù)。到2027年，硅中介層尺寸將達到光掩模的8倍以上，為封裝提供了高達6864平方毫米的空間。這項技術(shù)將能夠封裝4個堆疊式集成系統(tǒng)芯片（SoIC），以及12個HBM4內(nèi)存堆棧和額外的I/O芯片，為高性能計算、數(shù)據(jù)中心等領(lǐng)域帶來革命性的性能提升。

審核編輯：黃飛