作者：包春，胡建東QQ：1758931664?

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? ? 很多小伙伴說控制原理真**難學，小編深有同感。于是發布此文幫助在控制原理里面不停掙扎的小伙伴們，幫你們撥開迷霧。此文專門告訴你怎么實現數字負反饋控制，一切高深理論均不涉及！ ?

??????首先我們做一個模塊，輸入信號T，代表輸出時鐘周期，輸出時鐘周期嚴格等于T，對于熟悉FPGA的小伙伴應該很容易。下面是小編的代碼。簡單的說就是建立一個狀態機，對輸入周期參數在產生時鐘的每個周期，第一時刻更新值，然后進入下一個狀態計數，計數到和輸入周期一致的時候又回到初始狀態。?

1. module?clk_gen(??

2. ????input???????????????clk,??

3. ????input?????[15:0]????T??,//it?can?not?be?0!??

4. ????output?reg??????????clk_gen???

5. );??

6. ???????

7. ????reg???????[15:0]????cnt_div?=?0;??

8. ????reg???????[15:0]????period?=?0;??

9. ????reg???????[?1:0]????now_s??=?0;??

10. ????reg???????[?1:0]????next_s?=?0;??

11. ??????

12. ????always@(posedge?clk)??

13. ????begin??

14. ???????now_s?<=?next_s;??

15. ????end???????

16. ??????

17. ????always@(*)??

18. ????begin??

19. ???????case(now_s)??

20. ??????????2'h0??:?next_s?=?(T?>?0)???1?:?0;??

21. ??????????2'h1??:?next_s?=?(cnt_div?>1))???1:?3;//跑前半周期??

22. ??????????2'h3??:?next_s?=?(cnt_div?//跑后半周期??

23. ??????????default:?next_s?=0;??

24. ???????endcase??

25. ????end???

26. ??????

27. ????always@(posedge?clk)??

28. ????begin??

29. ???????case(next_s)??

30. ??????????2'h0??:?begin?period??<=?T;?????????????????????????cnt_div?<=?0;???????????clk_gen?<=?1'b0;?end??

31. ??????????2'h1??:?begin?period??<=?(now_s?==?0)???T?:?period;?cnt_div?<=?cnt_div?+?1;?clk_gen?<=?1'b0;?end//刷新T??

32. ??????????2'h3??:?begin???????????????????????????????????????cnt_div?<=?cnt_div?+?1;?clk_gen?<=?1'b1;?end??

33. ??????????default:?begin?period??<=?10;???????????????????????cnt_div?<=?0;???????????clk_gen?<=?1'b0;?end??

34. ???????endcase??

35. ????end???

36. endmodule???

? ? ? ?上面這個模塊就是我們的控制對象，也就是說，我們要想辦法讓他的時鐘頻率Fo = 系統給定時鐘頻率Fi*N，也就是說: ???????????????????????????????????????????????????輸出時鐘周期To = 系統時鐘周期Ti/N。

???????小編采用如下環路實現。從中可以看出，小編的方法反饋控制的是周期，所以一切參數都轉化到周期上，輸入和反饋，輸出都是通過周期控制。從圖中可以得出結論輸出時鐘周期To=N/(M*N+1)?

? ? 輸入時鐘要求穩定，并且比系統時鐘慢的越多越好，因為這樣測量更準確。下面就是我們測量時鐘周期的代碼。反饋非常重要，因為他涉及到整個反饋環路的精度和運作效率。除以N的部分我們在另一個模塊實現，因為測量時鐘周期的模塊是相對獨立的輸入和反饋都要用到，獨立出來可以加強代碼可重用性。這段代碼就是在每個輸入時鐘上升沿電腦時候更新周期值。以保證周期的準確性。?

1. module?figure_T(??

2. ????input????????????????clk,??

3. ????input????????????????clk_in,??

4. ????output?reg[15:0]?????T?=?0??

5. ????);??

6. ??????

7. ????localparam???????????PE?=?2'b01;??

8. ??????

9. ????reg???????[?1:0]?????clk_buf?=?0;??

10. ????reg???????[15:0]?????cnt_T?=?0;??

11. ????reg??????????????????state?=?0;??

12. ??????

13. ????always@(posedge?clk)?begin?clk_buf?<=?{clk_buf[0],clk_in};?end??

14. ??????

15. ????always@(posedge?clk)??

16. ????begin??

17. ???????case(state)??

18. ??????????0:begin?state?<=?(clk_buf?==?PE)???1?:?0;?cnt_T?<=?(clk_buf?==?PE)???1?:?0;?end??

19. ??????????1:begin?state?<=?(clk_buf?==?PE)???0?:?1;?cnt_T?<=?cnt_T?+?1;?T?<=?(clk_buf?==?PE)???cnt_T?:?T;?end??

20. ??????????default:?state?<=?0;??

21. ???????endcase??

22. ????end??

23. endmodule???

? ? 控制對象和輸入，反饋參數產生都已經好了，剩下的就是按照控制框圖搭建反饋環路。代碼如下圖，代碼中的Ti是在頂層產生的，輸入時鐘被測量后才把Ti給到環路輸入。第34行是將反饋的時鐘周期乘以反饋增益1/N，35行是將反饋誤差乘以開環增益1/M。至此整個環路已經搭建完成！?

1. module?feedback(??

2. ????input????????????????clk,??

3. ????input?????[15:0]?????Ti,??

4. ????output???????????????clk_out??

5. ????);??

6. ??????

7. ????parameter????????????M??=?10;//參數