CDC509 是一款高性能、低偏斜、低抖動、鎖相環 （PLL） 時鐘驅動器。它使用 PLL 在頻率和相位上將反饋 （FBOUT） 輸出精確對齊到時鐘 （CLK） 輸入信號。它專為與同步 DRAM 一起使用而設計。CDC509 的工作電壓為 3.3V VCC設計用于驅動每個輸出多達五個時鐘負載。

一組包含5個輸出，一組包含4個輸出，可提供9個低偏斜、低抖動的CLK副本。輸出信號占空比調整為50%，與CLK的占空比無關。每組輸出都可以通過控制（1G 和 2G）輸入單獨啟用或禁用。當G輸入為高電平時，輸出與CLK在相位和頻率上切換;當G輸入為低電平時，輸出被禁用至邏輯低電平狀態。
*附件：cdc509.pdf

與許多包含 PLL 的產品不同，CDC509 不需要外部 RC 網絡。片內包含用于PLL的環路濾波器，可最大限度地減少元件數量、電路板空間和成本。

由于CDC509基于PLL電路，因此需要穩定時間才能實現反饋信號與參考信號的鎖相。在CLK上電和施加固定頻率、固定相位信號之后，以及PLL基準或反饋信號發生任何變化后，需要此穩定時間。PLL 可以通過捆扎 AV 來繞過 PLL 進行測試CC到地面。

CDC509 的工作溫度范圍為 0°C 至 70°C。

特性

• 使用 CDCVF2509A 作為此設備的替代品
• 用于同步DRAM應用的鎖相環時鐘分配
• 將一個時鐘輸入分配給一個由五個輸出組成的組和一組由四個輸出組成的組
• 每個輸出組的單獨輸出使能
• 外部反饋 （FBIN） 引腳用于將輸出同步到時鐘輸入
• 無需外部 RC 網絡
• 工作電壓為 3.3V VCC
• 采用塑料 24 引腳薄型收縮小外形封裝

參數

?1. 產品概述?

• ?型號?：CDC509，3.3V供電的PLL時鐘驅動器，專為同步DRAM設計，?不建議用于新設計?（推薦替代型號CDCVF2509A）。
• ?核心功能?：
  • 將1個輸入時鐘（CLK）分配至?9路輸出?（1組5路+1組4路），支持低偏移（low-skew）和低抖動（low-jitter）。
  • 內置PLL，無需外部RC網絡，集成環路濾波器，減少元件數量和成本。
• ?封裝?：24引腳TSSOP（薄型小尺寸封裝），工作溫度0°C至70°C。

?2. 關鍵特性?

• ?輸出控制?：兩組輸出（1Y0-1Y4、2Y0-2Y3）可通過獨立使能引腳（1G、2G）單獨啟用/禁用（高電平有效）。
• ?PLL同步?：
  • 反饋引腳（FBIN/FBOUT）需外部短接以完成PLL環路，確保輸出與輸入時鐘相位同步。
  • 上電或時鐘穩定后需?1ms鎖定時間?，輸入時鐘占空比要求40%-60%。
• ?電氣特性?：
  • 工作電壓：3.3V ±10%（3V至3.6V），時鐘頻率范圍25MHz至125MHz。
  • 輸出占空比自動調整為50%，與輸入占空比無關。

?3. 引腳與功能?

• ?關鍵引腳?：
  • ?CLK?（24腳）：輸入時鐘信號。
  • ?FBIN?（13腳）/ ?FBOUT?（12腳）：反饋輸入/輸出，需硬連線完成PLL環路。
  • ?1G/2G?（11/14腳）：輸出組使能控制。
  • ?AVCC?（23腳）：模擬電源，接地可旁路PLL（測試模式）。
• ?輸出引腳?：
  • 1Y0-1Y4（5路）、2Y0-2Y3（4路），每路可驅動最多5個時鐘負載。

?4. 性能參數?

• ?相位誤差?：典型值±100ps至±480ps（66MHz-100MHz），含抖動總誤差最高580ps。
• ?輸出偏移?：≤200ps（同負載條件下）。
• ?功耗?：模擬電源電流隨頻率線性增加（見圖5），動態電流最高500mA（3.6V）。

?5. 絕對最大額定值?

• 電源電壓：-0.5V至4.6V，輸入電壓：-0.5V至6.5V，超出可能損壞器件。
• 最大功耗：0.7W（55°C靜止空氣環境）。