IC/SoC業者與封測業者合作，從系統級封裝（System In Package；SIP）邁向成熟階段的2.5D IC過渡性技術，以及尚待克服量產技術門檻的3D IC立體疊合技術；藉矽穿孔（TSV）、中介板（Interposer）等關鍵技術／封裝零組件的協助下，在有限面積內進行最大程度的晶片疊加與整合，進一步縮減SoC晶片面積／封裝體積并提升晶片溝通效率。。。

　　摩爾定律漸趨瓶頸 IC封裝朝立體天際線發展

　　過去40年來，摩爾定律（Moore’s Law）「每18個月電晶體數量／效能增加一倍，同時成本維持不變」的準則，使半導體產業快速走向規模經濟與蓬勃發展，創造出許多資通訊產品（PC/DT/NB/SmartPhone/Tablet），從外型、樣貌到應用的改變。但除了借助能縮減線路寬度、間距但成本高昂的先進奈米制程技術之外，IC設計業者、晶圓廠與封裝業者也積極開發各種封裝技術，在不縮減線距的奈米制程技術之下，在有限面積內進行最大程度的晶片疊加與整合，同時縮減SoC晶片封裝體積與線路傳導長度，進而提升晶片傳輸效率。

　　TSV矽穿孔技術打通3D矽晶堆疊天地線。YOLE/ST

　　TSV矽穿孔與Interposer中介板用于裸晶對裸晶、裸晶對中介板、中介板與PCB板的連接。YOLE

　　從過去DIP、QFP、LCC、PGA、TSOP、WB BGA封裝，2000年起從朝向原始晶片尺寸化的封裝，如低價QFN、WL CSP（Wafer Level Chip Scale Package）、FC BGA/CSP、SIP，到2010年以后更進一步朝向模組密集化、裸晶密集化，甚至3D立體化堆疊的技術，如2.5D Interposer、3D WLP、PoP（Package on Package）/PiP（Package in Package）以及3D IC技術等。

　　TSV矽穿孔技術

　　TSV（Through Silicon Vias）矽穿孔技術是一種運用化學蝕刻或鐳射光穿透矽晶片的互連技術，取代過去基板與裸晶的打金線結合（Wire Bonding）的方式，它也是目前2.5D IC與3D IC中穿針引線的關鍵技術。其制程可分為先鉆孔（Via first）、結合Via-middle與后鉆孔（Via last）三種方式，在矽晶圓鉆出小洞后再以銅、多晶矽、鎢等導電物質填滿，達成矽晶對矽晶、矽晶對中介層（interposer）線路連接導通的功能，最后將矽晶圓薄化再加以堆疊。

　　就目前發展藍圖，預估到2015年，全域WTW（Wafer to Wafer）、DTD（Die to Die）與DTD 3D推疊等TSV技術，可作到最小孔徑2~4μm，穿鑿層數2~4層，穿鑿深度20~50μm；中階層WTW/DTD/DTD 3D部份更可做到最小孔徑0.8~1.5μm，穿鑿層數8~16層（DRAM），穿鑿深度6~10μm。

　　到目前為止，運用到TSV矽穿孔技術的晶片／應用產品，有結合光學鏡頭與CMOS影像處理晶片的影像感測器（CMOS Image Sensor；CIS）、整合微機電技術（MEMS）的感測器晶片，以及前述NAND、DRAM等晶片產品。未來將進一步應用到功率放大器（PA）、異質性整合3D IC晶片（Heterogeneous 3D IC）、LED磊晶整合照明晶片，以及光電轉換／收發晶片等應用。據Yole研究報告指出，使用TSV封裝的3DIC晶片或3D-WLCSP元件平臺，其產值將從2011年27億美元快速成長到2017年的400億美元。

　　中介板（Interposer）

　　目前FC-BGA使用的封裝底板，是微米制程時代（μm）的連通標準，上層為40~250μm的C4 Bump連接凸塊，下層BGA錫球直徑為0.4~0.8mm。當進入奈米制程時代（nm），尤其是線路寬度微縮至12~28nm時，為了縮減晶片面積／封裝體積，裸晶以原晶片尺寸（Chip Scale）方式加以薄型化，底下僅留5~45μm的微凸塊（Microbumps）；往下連接到一個由耐熱薄型玻璃或矽基材質制造的中介板（interposer），再往下連接到40~250μm的C4 Bump凸塊。

　　這種加入中介板的四層連接材料的設計，使得裸晶面積大幅縮小，提升CMOS制程的晶圓良率，裸晶的對外拉線訊號密度可以提升10倍，晶片效能、功耗與封裝成本得以改善。因此也廣為跨入28nm制程以下3D IC、2.5D IC堆疊技術所采用。當接下來的異質性整合3D IC（Heterogeneous）時，不同功耗／散熱屬性的各種裸晶之間，也可能透過中介板來相互連接，加以區隔各種工作溫度同時維持整體運作的穩定性。

　　3D IC技術蓄勢待發

　　臺積電（TSMC）曾在SEMATECH 2011論壇中，提出人類大腦與當前密集度最高的機體電路的比較。以NVIDIA GF100圖形處理器晶片為例，它是單純2D區塊化設計，30億個電晶體數量，功耗達200W（40nm制程）。推估人類大腦有1，000億個腦細胞單元，折算起來約1兆個電晶體，且腦神經元網路顯然是3D立體堆疊連接，但大腦的功耗僅20W，如果期望未來的人工智慧晶片要能追上人類大腦，差不多運算密集度要增加300倍，且功耗要縮減為1/10，推估至少得用到2nm制程，也就是從目前臺積電28nm制程算起再進化7~8代制程（或18~20年），未來平行化處理、低功耗綠色環保制程與3D IC矽晶疊合技術成為必然趨勢。

　　3D IC是將原裸晶尺寸的處理器晶片、可程式化邏輯閘（FPGA）晶片、記憶體晶片、射頻晶片（RF）或光電晶片，打薄之后直接疊合，并透過TSV鉆孔連接。就像一層樓的平房往上疊了好幾層成為大樓，從中架設電梯使每個樓層相互連通一樣。2006年4月韓國三星（Samsung）發表宣布將8個2Gb NAND矽晶圓堆疊，以TSV連接的快閃記憶體晶片，厚度僅560μm。2007年4月三星進一步發表以4顆512Mb裸晶堆疊的DRAM，2010年量產8Gb DDR3，以及后續32Gb DDR3的計劃。

　　由于3D IC可改善記憶體、邏輯晶片甚至異質性晶片的性能與可靠度，減低成本與縮小產品尺寸，根據TechNavio預測，預估2012至2016年全球3D IC市場的年復合成長率為19.7%，成長貢獻主要來自手機、平板電腦等行動運算裝置的記憶體需求。目前包含臺積電（TSMC）、日月光（ASE）、意法（ST）、三星（Samsung）、美光（Micron）、格羅方德（GlobalFooundries）、IBM、英特爾（Intel）等多家公司皆已陸續投入3D IC的研發與生產。

　　建立3D IC+TSV產業鏈與技術可量產化仍需時間

　　國際半導體協會（SEMATECH）持續進行3D TSV計劃，邀集格羅方德（Global Foudries）、惠普（HP）、IBM、英特爾（Intel）、三星（Samsung）、高通（Qualcomm）、臺積電（TSMC）、聯電（UMC）、Hynix、Atotech、NEXX、FRMC、CNSE等業界／學界合作，建構規格明確的3D產業鏈生態。三星以率先導入同質性3D IC堆疊的桌上型堆疊式Wide I/O DRAM晶片（10~150W， 64GB/s），與筆記型Wide I/O DRAM晶片（2~20W， 12.8GB/s）。高通（Qualcomm）、博通（BroadComm）等IC設計業者也已導入3D TSV技術，來設計下一代更高密集度的IC。

　　日月光集團（ASE）指出，3D IC仍面臨到像設計復雜、EDA工具欠缺、異質矽電路整合、系統的設計流程、TSV電氣特性、系統驗證、熱功率與靜電防護等挑戰。目前除了Si2、JEDEC、SEMI、Sematech、GSA等組織制定3D IC相關產業規范以外，ASE采用SEMI規范平臺的3DS-IC標準，并與Design House、Foundry積極合作，完成Die to Die、Die to SiP疊合互連規范，以及3D堆疊與計量與封裝信賴度確認，在Foundry、Memory house與封測廠之間，3D載板、夾具、握持程序，以及TSV晶圓、記憶體堆疊方式制定相關規范，參與既有業界解決方案如JEDEC JC-11 Wide I/O立體記憶晶片介面規范與3D QA與計量規范。

　　目前3D IC的整合應用，仍屬于相同制程、同質性晶片（Homogenuous）整合，像是都是DRAM、NAND Flash裸晶，或多核心微處理器。IEK預期今年（2013）起采同質堆疊的DRAM、NAND Flash等3D IC可望開始進入量產。至于要針對邏輯晶片（Logic）、記憶體晶片（DRAM）、射頻IC（RF）、功率放大器（PA）、光電轉換晶片等異質性整合，則因為功耗、封裝材料系數等技術問題的限制尚待克服，異質性整合的3D IC是否能在2014年結束前導入量產，仍有待觀察。