減少IC之間互連的長度可能會給移動系統應用的性能、功率和封裝尺寸帶來一種巨大的飛躍，主要動力就是3D IC。將一只移動處理器芯片與獨立的存儲芯片結合到一起，這是一種自然發展出來的3D結構。例如，三星電子公司推出了一款3D IC，該公司將一只存儲芯片堆疊在硅片芯上，兩者間采用了（垂直的）TSV（硅通孔）金屬化孔，在芯片的頂部和底部都建立了連接（圖1）。TSV技術能夠實現一種廣泛的I/O存儲接口，較其它方案的功率降低多達75%，因為其互連與I/O電路的負載電容較小。

Tezzaron半導體公司專業從事存儲器產品、3D晶圓工藝以及TSV工藝，它采用一種晶圓打線技術，在三個層面上堆疊芯片，該技術采用類似于US Mint的銅超級觸點，用銅鎳合金工藝制作波片。Tezzaron的Super-8051帶堆疊存儲的微控制器比普通8051微控制器的耗電低90%，因為它沒有片外I/O。不過，制造商不能在打線以前做晶圓探測，因為探測會造成缺陷。

為了緩解3D堆疊IC的挑戰，很多公司都在采用一種中間方式，即2.5D，用一種無源的硅中介層來連接各個片芯（圖2）。包括Mentor Graphics公司首席執行官Walden Rhinies在內的很多業內人士都將2.5D方案看成是到達3D IC的一個緩慢上升的遷移路徑。Rhines相信，2.5D方案的時間要比很多人的預期更長久，因為這種方案更多是演化，而不是革命。

Xilinx公司也在自己新的2.5D SSI（堆疊硅互連）FPGA中采用了這種方法，包括Virtex-7 XC7V2000T，它集成了四個FPGA片芯，相當于200萬個邏輯門、46512 kbit的塊狀RAM、2160個DSP片，以及36個10.3125 Gbps的Xilinx GTX（千兆位收發器擴展）收發器（圖3）。Xilinx在一個無源硅中介層上堆疊這些片芯，從而能夠在FPGA之間做出1萬多個互連。Xilinx公司首席技術官Ivo Bolsens表示：“SSI較其它方案在每瓦I/O帶寬性能上提高了兩個以上數量級，這再次說明了2.5D與3D在功耗與性能方面的差異。”

對于支持新3D IC項目的EDA工具的選擇，可能會使實現設計的方式產生差別。盡管可以采用現有的2D IC工具，但如果增加一些應對3D設計挑戰的技術還是有好處的。大多數主要EDA供應商都對3D IC采用一種謹慎的觀望態度，不到最終不會給自己的2D工具增加功能。同時，很多較小的EDA供應商則正在建立面向3D設計的工具。例如，Tezzaron的3D PDK（工藝設計套件）就包含了新的以及已有的工具，能幫助將設計方法轉向3D。

1　TSV的不足

Synopsys公司實現平臺的產品營銷經理Marco Casale-Rossi認為，3D IC的EDA工具開發必須起始于TCAD，用于建立TSV物理特性的模型。該公司的硅工程部已經與多家選定的合作伙伴做了這一工作。設計人員必須解決一個問題，即TSV會給靠近過孔開口處的有源硅區帶來應力，這可能干擾電路的工作。在28nm工藝尺度時，“隔離區”（keep-out zone，即環繞一個TSV的區域，其中不能插入有源電路）可能要占據相當于約5000只晶體管的面積。Casale-Rossi稱，如果在一只芯片上布放很多有相應隔離區的TSV，則片芯上會產生大量不可用的區域。Synopsys最近申請了一項解決TSV所產生應力的技術專利。該技術已不是TCAD軟件，而是IP（智能產權），Casale-Rossi預測它將有助于減輕3D IC制造中的應力。該公司還申請了RLC建模（電阻/電容/電感）以及3D IC提取的專利應用。

Synopsys 3D IC物理實現工具的開發基礎是其2D的布局與布線工具。Synopsys正在開發一種2.5D的設計工具，用于通過一個硅中介層連接多只用微凸塊的倒裝芯片。一個新出現的3D IC設計流將能在現有流程的每個階段（從數字設計的綜合與布局布線，到提取、物理驗證以及時序簽核）做到TSV感知（圖4）。

2 增加平面規劃級

由于現有EDA工具都不支持TSV的自動化布局與布線，因此必須用當前做2D IC設計的工具，手動地增加工具。據Cadence研究員Dave Noice稱，要修改2D工具與設計數據庫使之支持3D IC概念，會遇到很多挑戰。例如，在2D設計中，第一個金屬層（或叫metal-1）代表著一片IC上最低的互連層，但3D IC改變了這種布局，它增加了通過TSV做連接的背面金屬層。

過去，設計者能夠用Cadence的Encounter數字實現工具，自動地為倒裝芯片布線，在凸塊管腳與I/O處做45°的走線。Cadence還增強了該功能，能支持同時在片芯的頂面和底面的I/O走線。在平面規劃與布局階段給一只芯片增加了TSV以后，下一個挑戰將是連接分配。布線工具必須能夠分配連接，并優化通過TSV連接到背面凸塊的線長。Noice表示，有些用戶錯誤地認為布線器可以布放TSV，其實設計者只能用布線器做連接。在一個堆疊片芯的結構中，設計者的靈活性限制了平面規劃，無論是為一只新ASIC增加TSV，還是為采用某種3D封裝而修改設計。

對于3D IC設計，Cadence的平面規劃工具將這一問題看作一種普通的層次式2D設計。該工具會將每只片芯看作一個獨立的子塊。例如，如果用一個確定制造工藝來堆疊存儲片芯，則片芯“所有者”可以看到用于設計優化的垂直連接界面，但只能編輯自己一側的TSV堆。

Magma設計自動化公司正在擴展自己的Hydra平面規劃工具，它將一只3D芯片看成一組2D塊去作物理實現，從而實現3D設計的自動化。據Magma公司首席技術師Patrick Groeneveld稱，將一個3D設計劃分為2D部件會導致一系列新問題，如設計分區、TSV分配、跨片芯的接口、電源與地的分布，以及相應的IR降與溫度分析等。

3 定制工具

一家私有EDA公司Micro Magic的銷售與營銷經理Mark Mangum認為，3D IC設計工具的市場一直過于狹小，無法吸引大型EDA公司的投入。該公司過去四年來從其開發合作伙伴獲得了3D設計專利，一直在做Max-3D布局工具（參考文獻5）。Mangum稱，普通的布局工具無法處理用于2D設計的傳統方案，即將所有獨立的數據組織成為一個大文件。而Max-3D則能夠在每個晶圓級上維護技術文件，并有一個用于TSV互連的獨立文件（圖5）。處理器與存儲器設計者的工程團隊（在3D IC項目中很常見）就可以分別做3D堆疊中自己的一部分，然后再做最終集成。

在3D IC數據庫組裝以后，必須驗證自己的設計，方法是追蹤TSV在整個堆疊上的連接，并做完整的DRC（設計規則檢查）與LVS（布局與邏輯圖對照）檢查。有時必須采用2D的物理驗證工具，但Max-3D通過與Mentor Graphics的Calibre DRC與LVS工具的整合，消除了這個過程。Micro Magic還與Magma合作，將Magma的Quartz LVS與DRC工具整合到Max-3D中。Magma公司的Groeneveld稱，Quartz的未來改進將使用戶能夠直接采用多種工藝描述，這對3D IC是必需的。采用Quartz LVS，一次運行就可以檢查每只2D芯片，以及它們之間的3D互連（圖6）。要在一個3D技術文件中，指定層數與順序、互連材料，以及其它物理參數。然后，對3D IC的連接做一個TSV感知的提取。用Quartz中的調試環境，分析任何LVS的失配問題。

Magma計劃與顧客和制造商合作，為Quartz增加3D DRC功能，定義TSV驗證設計所必需的規則、設計以及庫信息。Groeneveld稱，Magma還在做幾個其它的3D IC項目，如新增功能使用戶能夠使用內置Quartz DRC與LVS檢查的Titan定制IC布局編輯器，一次對多只片芯做虛擬化和編輯。

Micro Magic的Mangum表示，設計者通常不愿意去轉換工具，或改變自己的2D流程，因此，如果可以將一個普通IC布局工具用于自己的3D設計，他們就會這么做。然而，在某些時候，普通工具無法應付處理所需數據庫的規模。該公司已對多達1萬億晶體管的設計驗證了Max-3D，設計者也已用該工具開發了數據庫多達60GB~80GB的設計。Max-3D會在數據變得非常大時，接管3D設計工作，從而成為常見2D IC布局工具，如Cadence的Virtuoso的補充。Micro Magic公司提供對Si2（硅集成行動組織）OpenAccess聯盟OpenAccess數據庫格式的全面支持，以協助設計流程的整合與互操作，這一數據庫格式的目的是提供互操作性，包括通過一種開放標準的數據API（應用編程接口）以及在IC設計中支持該API的參考數據庫，實現IC設計工具之間的統一性數據交換。

4 3D分區的設計工具

現在，制造商們提供用于3D IC早期規劃和分區的工具。例如，Atrenta公司在SpyGlass-Physical Advanced工具中提供RTL（寄存器傳輸級）原型技術，用于3D IC的早期規劃與分區。2D的Atrenta SpyGlass工具使設計者能夠在設計周期的前期就開始做物理實現的可行性分析，此時RTL可能還未完成。可以用它對多個平面規劃配置做虛擬化與評估，分析實現的可行性，選擇適當的硅IP，創建物理分區，以及生成針對IP和SoC（系統單芯片）實現的實現指導（圖7）。

對于3D IC，Atrenta與曾經的Javelin Design Automation公司做了較早的嘗試（與IMEC和高通共同完成）。Atrenta最近揭幕了一處R&D設施，主要專注于3D技術以及先進節能技術的開發。當IMEC與Javelin開始與高通合作3D IC工作時，首要的挑戰是必須能夠在系統級了解一個設計。IMEC首席科學家Pol Marchal表示：“我們必須找到一種能跨多級對設計分區的方式，并了解TSV對整個設計的影響，這樣我們才能做一些早期的平面規劃。”他說，IMEC能夠很容易地將Atrenta的SpyGlass轉而用于3D設計。

Atrenta公司研究員Ravi Varadarajan說，為探索與優化3D設計，你需要一種能了解堆疊片芯結構以及工藝技術的工具。在設計過程開始時（Atrenta把它叫做邏輯探路），必須要獲得設計者的意圖。Atrenta將每個片芯看成一個統一的2D分區，所有工作均基于OpenAccess API與數據庫格式。

Atrenta還與IMEC在一個alpha項目上展開合作，該項目將使設計者能夠將平面規劃的結果送入一個熱仿真引擎。現有3D IC的熱分析商業工具有Gradient公司的HeatWave等。IMEC正在開發自己的工具，從而能夠使用從測試設備獲得的測量數據，方便地校正熱分析模型。IMEC還開發了自己的工具，與Atrenta的工具一起做機械應力分析，Marchal認同Synopsys關于在3D設計早期評估應力效果的重要性。

新興的Monolithic 3D公司主要工作是針對3D IC的開發工具與制造技術。該公司正在做用于2D和3D IC的3DSim系統級設計規劃仿真器。它可處理各種輸入，如晶體管參數、互連材料、3D堆疊層的數量，以及封裝等，開發出單根導線、邏輯門、電源分布、散熱以及時鐘分配等模型。也可以用3DSim研究對3D IC的設計折中。Monolithic公司提供開源Java的工具，可以在該公司網站上直接運行。

5 測試3D堆疊

測試問題是3D堆疊片芯的另外一個挑戰。Mentor Graphics硅測試產品的營銷總監Stephen Pateras稱，該公司正在應對這一挑戰，并認為在3D IC的測試中有三大問題：確認好片芯，在封裝堆疊中后為需重測片芯提供通道，以及為封裝內做片芯間互連的TSV提供通道。考慮到實用中做晶圓級徹底測試的成本與復雜性，單芯片封裝內的某些元件將不可避免地無法滿足規格要求。產量損失會成為產品工程師成本方程的組成部分，他們必須決定ROI（投資回報）是否足以支撐對已封裝片芯測試的額外成本。對于3D IC，這些挑戰改變了測試的經濟性，因為一只片芯的失效就意味著必須廢棄那些好的片芯。

Mentor Graphics公司的Tessent硅測試平臺提供針對一只片芯中所有部件的嵌入式BIST（內置自檢）的工具，包括邏輯、存儲器以及混合信號與高速I/O。采用BIST方案可免除對通道的擔憂，而采用一個低速的JTAG（聯合測試工作小組）IEEE-1149.1端口。

IEEE標準1149.1-1990定義了IC中用于輔助測試、維護以及已組裝PCB（印刷電路板）的內置電路。該電路有一個標準化接口，系統通過該接口傳送指令與測試數據。它定義了一組測試功能，包括一個邊界掃描寄存器，這樣元件就可以響應一個最小的指令集，輔助對已組裝PCB的測試。

采用BIST和ATPG（自動測試模式生成），就可以對一只芯片中的各個塊，同時做分層的實際測試。這種方案并不新鮮，但對3D IC是一個關鍵，因為一個堆疊芯片內的中間片芯沒有與外部的連接。因此，就不能連接掃描測試的輸入與輸出。這一約束給3D設計帶來了新的需求：必須使用所謂的測試電梯，重新布放到TSV的測試通道。IMEC已向IEEE提交了這個架構，作為1149.1規范的一個擴充。采用測試電梯結構，就必須在整個片芯堆疊中，包含將3D連接轉換為測試模式的走線與邏輯。設計要求改變了，因為這種方案意味著一個堆疊中的菊鏈式測試邏輯。使用測試電梯時，可以在一個片芯上使用多工器，傳送來自其它片芯的測試模式。另外，你可能還需要結合來自多個片芯的測試模式。Mentor Graphics的Tessent工具有新的3D功能，能夠插入測試電梯，以及可能需要重新確定原本用于一只片芯的測試序列的邏輯，允許通過一個TSV發送各個模式做重新測試。

Pateras說，Tessent對待3D片芯堆疊問題的方式是類似于在單只片芯中的2D層次式測試。層次式測試可單獨地處理一個片芯中的每個塊，然后在頂層重新排列模式的順序。可以采用“灰盒子”測試技術，即了解設計測試用例的內部數據結構以及算法。這種方案可以用于多片芯情況（而不是一只片芯中的多個IP塊），因此現在一個Verilog網表就能覆蓋全部封裝。

設計者可以采用Tessent的MBIST（存儲器BIST）控制器，對任意數量的存儲片芯以及連接它們的總線做完整的測試（圖8）。該公司的3D功能能夠在一只邏輯芯片上集成MBIST電路（獨立于DRAM片芯）。可以使用共享總線功能，支持多個存儲片芯，并使用后硅片的可編程能力，支持設計變更。這種方案能夠針對不同應用，在一個邏輯芯片上支持堆疊存儲器的變動，以及當存儲器大小與性能規格發生變化時，支持對測試要求的修改。另外，還可以測試一個通過TSV與其它片芯邏輯相連接的片芯。這個功能同時提供了水平2D和垂直3D的掃描插入方法。

IMEC的3D IC首席科學家Erik Jan Marinissen稱，3D IC的測試必須解決三大類挑戰。

首先，必須確定需要測試什么，以及在制造周期中何時何地做這種測試。

接下來必須解決的問題是有關3D處理步驟以及TSV互連可能會造成的新缺陷。

第三大挑戰是測試通道問題。

IMEC對3D IC可測試性工具的工作包括與Cadence的合作，IMEC與Cadence在發布新聞時曾計劃在2011年設計自動化大會上做演示，大會預定在圣地亞哥舉辦。Marinissen也是IEEE標準委員會P1838項目的工作小組組長，P1838項目是：關于三維堆疊集成電路的測試通道架構的標準。在一份有關3D IC設計挑戰的白皮書中，Cadence表示，需要更多的經驗性數據，才能確定對新缺陷模型的需求。雖然2D IC缺陷（如開路、短路、靜電、延遲以及橋接缺陷）可能也適用于3D IC，但3D技術需要一種新的方法，將TSV缺陷映射到已知缺陷類型上。為滿足3D可控制性以及可觀測性目標，Cadence還指出，跨多片芯的DFT（可測試性設計）資源的智能分配非常關鍵。