3D集成電路技術的發展始于多年前，遠早于摩爾定律效益放緩成為討論話題之前。該技術最初用于堆疊功能塊，功能塊之間具有高帶寬總線。內存廠商和其他IDM在早期通常會利用這項技術。由于該技術本身并不局限于此類用途，因此該技術一直具有更廣泛的吸引力和潛力。

多年來，3D IC技術已從初始階段發展成為一種成熟的主流制造技術。EDA行業引入了許多工具和技術來幫助設計采用3D IC路徑的產品。最近，復雜的SoC實現開始利用3D IC技術來平衡性能和成本目標。

摩爾定律的放緩已成為實現SOC的小芯片方式的主要驅動因素。小芯片是專為與其他小芯片和全尺寸集成電路一起在封裝內運行而設計和優化的小型集成電路。越來越多的公司轉向在不同工藝節點中實現的集成電路和小芯片的3D堆疊，以優化各自的小芯片功能。設計者還可以在同一封裝內的硅內插層上組合3D存儲器堆棧，例如高帶寬存儲器。3D IC實現將是小芯片采用浪潮的主要受益者。

當一項新功能準備好成為主流時，其大規模采用的成功取決于解決方案交付的容易、快速、有效和高效程度。雖然3D IC制造技術可能已成為主流，但成功實現異構3D IC仍有一些基礎支持因素。西門子EDA最近出版了一本關于這一主題的電子書，作者是Keith Felton。

這篇文章將重點介紹電子書中的一些要點。后續文章將介紹在實施3D IC設計時實現最佳結果的方法和工作流程建議。

成功實現異構3D IC的基礎推動力

任何好的設計方法總是包括對下游效應的前瞻性，以便在設計過程的早期考慮和解決它們。雖然這對于單片設計也很重要，但在設計3D IC時變得至關重要。

系統協同優化（STCO）方法

這種方法涉及從架構級別開始，根據功能需求和形狀因子約束將系統劃分為各種小芯片和封裝裸片。在此步驟之后，生成RTL或功能模型。隨后是物理樓層規劃和驗證，一直到過程性能建模支持的詳細布局。

STCO元素已經存在于許多西門子EDA工具中，使工程師能夠在可布線性、功率、熱和可制造性的預測下游影響的背景下評估設計決策。預測建模是STCO方法的基本組成部分，該方法在物理規劃期間利用西門子EDA建模工具，以盡早了解下游性能。

從基于設計到基于系統的優化過渡

3D IC 設計需要在整個設計和集成過程中保持一致的系統表示，并具有所有跨域內容的可見性和互操作性。這需要能夠從早期規劃到實施再到設計驗收和制造交接的完整系統視角的工具和方法。

擴大供應鏈和工具生態系統

3D IC設計工作需要比業界更高水平的工具互操作性和開放性。必須支持在多供應商或多工具環境中共享和更新設計內容。這對整個設計過程中的裝配級驗證提出了更高的要求，以確保系統的不同部分按預期一起工作。

跨多個領域平衡設計資源

STCO有助于探索3D IC解決方案空間，實現所有領域資源的理想平衡，并得出最佳產品配置。早期的視角能夠更好地進行資源分配的工程決策，從而產生性能更高、成本效益更高的產品。

更緊密地整合各個團隊

需要新的設計流程來支持3D IC設計中多個ASIC、小芯片、存儲器和插入器的設計、驗證和集成。芯片、封裝和PCB團隊更可能是全球性的，需要與系統、RTL和ASIC設計流程進行更緊密的集成。

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雖然西門子異構3D IC解決方案具有強大的功能，但能否充分利用這些功能取決于所采用的實施方法。設計具有差異化、盈利能力和上市時間優勢的3D IC產品后續將繼續討論。

編輯:黃飛

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