隨著 high-NA EUV 光刻的出現，新的存儲器和邏輯器件概念的出現，以及減少 IC 制造對環境影響的需要，imec 將如何推進光刻圖案化？近日，imec 高級圖案化、工藝和材料 (APPM) 高級副總裁 Steven Scheer 最近撰文討論了近期和長期圖案化挑戰以及創新解決方案。

自 2019 年先進邏輯代工廠量產引入極紫外光刻 (EUVL) 以來，DRAM 制造商也開始采用 EUVL。這一運動是通過 ASML 不斷努力突破技術極限而實現的。1/2 維度的線和空間：如果線和空間的維度相同，則可以實現線寬的圖案化。

為了支持這種High NA EUVL的導入，imec和ASML在荷蘭共同成立了“High NA EUV Lab”，以滿足半導體廠商導入high NA EUVL的初期開發需求。同時，imec 的 EUVL 合作伙伴將能夠訪問 High NA EUV 實驗室，以準備 EUV 光刻膠、底層、干法蝕刻、光掩模、分辨率增強技術 (RET) 和計量學。

High NA EUV 部署的優先級

imec表示，其首要任務是何時可以使用High NA 工具。ASML 和德國的蔡司正在合作集成所有模塊和光學器件。在引入低 NA EUV 的工藝相關方面已經開發了許多突破性的解決方案，但需要進一步發展才能有效引入High NA EUV。除了High NA 工具，EUV 光刻膠的開發是 imec 與其生態系統合作伙伴的首要任務之一。High NA EUVL 的出現將允許更淺的焦深，進一步提高分辨率并進一步減小特征尺寸。當然，這也會導致薄膜厚度縮小，需要采用新的光刻膠和底層來優化 EUV 吸收和蝕刻過程中的圖案轉移。

此外，幾年前發現的隨機出現的隨機粗糙度現象必須繼續改進，在極端情況下，甚至 EUV 曝光圖案化的光刻膠缺陷也需要改進。

從歷史上看，光刻膠圖案化性能是通過分辨率、線邊緣粗糙度 (LER) 或局部臨界尺寸均勻性 (LCDU) 以及靈敏度（Resolution、Linewidth Roughness 和 Sensitivity (RLS) 參數（也稱為 ）來衡量的。鑒于概率問題的重要性，我們目前正在努力從光刻膠開發的早期階段減少第四個參數（隨機缺陷），它會縮小工藝窗口。我們計劃與合作伙伴一起在我們的High NA 實驗室中展示這些新技術。

特征尺寸和光刻膠厚度的減小也會影響計量。除了掩模圖案轉移性能外，尺寸的大幅縮減可能會影響準確度和精密度，從而對計量和檢測性能產生不利影響。

EUV光刻中的光刻膠和掩模等材料挑戰

正在開發新的光刻膠材料以解決由傳統的多組分混合光致光刻膠系統引起的化學隨機性（即散粒噪聲以外的隨機性）引起的問題。例如，含金屬光刻膠和單組分光刻膠。imec 使材料供應商能夠在開發新概念時評估污染風險和流程集成挑戰。

新的High NA EUV 光刻膠不能在封閉的研究環境中開發，必須通過精心設計的底層、新型硬掩模和高選擇性蝕刻工藝進行優化以獲得最佳性能。為了迎接這一挑戰，imec 最近開發了一個新的工具箱來匹配光刻膠和底層的屬性。

通過執行材料篩選、表面能匹配研究、材料物理特性和界面狀態研究，旋涂或沉積底層薄膜可以與光刻膠一起開發，以優化 EUV 圖案化的 LER、靈敏度和缺陷率縮放。

此外，我們還建立了一個名為“Attolab”的圖案化材料表征基礎設施作為工具箱，以深入了解光刻膠和底層在 EUV 曝光下的行為，從而加速材料開發。這使我們能夠使用輻射測量和反射測量來研究薄膜和疊層的吸收系數和層結構特性。

探索實現下一代微型化的新方法

至于光掩模，一些新的嘗試正在進行中。例如，正在研究使用低 n 吸收劑的掩膜，以滿足降低 EUV 曝光劑量的要求。這旨在在低曝光下創建具有高對比度（或歸一化圖像對數斜率：NILS）的空間強度分布。

Imec 還關注晶圓概率缺陷和掩模 3D 效應（與掩模 3D 形貌相關的空間圖像失真）。晶圓級的隨機缺陷是掩模可變性的來源之一，但還有許多其他來源。為了解決這個問題，我們調查了哪些類型的掩模可變性（包括各種粗糙度）傾向于增加晶圓級的隨機缺陷，目的是提出新的掩模和Blank規格研究。

此外，High NA EUV 曝光工具使用在 x 和 y 方向上具有不等放大率的變形鏡頭。這意味著晶圓級場拼接（在繪圖形成期間將兩個場的邊緣拼接在一起）以實現與其他傳統光學光刻相同的晶圓場尺寸。在晶圓場拼接中，掩模場邊緣質量和可能的緩解方案在掩模級變得更加重要。

此外，由于深入了解掩模與 EUV 照明之間的相互作用變得越來越重要，imec 正在組建一個完整的掩模研發生態系統。與掩模和Blank供應商一起，High NA EUV 實驗室和建模都在尋求支持掩模創新的工業化，例如新的吸收器并降低掩模的復雜性（例如可變性和縫合）。

這些問題都不是High NA EUVL 部署的基本問題。然而，要以平穩、及時和具有成本效益的方式引入具有最大性能的High NA EUVL，必須積極應對這些挑戰，并且需要與生態系統中的主要參與者進行有效協作。Imec 認為提供平臺很重要。imec 和 ASML 圍繞首個High NA EUV 光刻工具建立 High-NA EUV 實驗室的主要動機是促進盡可能快地引入和啟動高 NA EUVL。

哪些發展領域將在未來 2-5 年內影響圖案化？

除了 EUVL 創新之外，越來越多地利用 3D 結構的邏輯和存儲器新設備概念的出現創造了獨特的圖案化機會。

互補 FET (CFET) 是一種超越環柵 (GAA) 納米片的未來器件架構，利用了將一個 FET 通道堆疊在另一個 FET 器件之上的概念。對于設備制造，需要高縱橫比圖案化程序。此外，含有大量金屬和絕緣膜等材料的凹槽也是必不可少的。自下而上沉積和區域選擇性沉積 (ASD) 等創新可以在降低 CFET 工藝復雜性方面發揮重要作用。

CFET 器件還可以與背面功率傳輸 (BPD) 集成，以實現基于 CFET 的標準單元從 5 軌道擴展到 4 軌道。這種新的布線方案需要高深寬比開口和自對準圖案，對柵極間隔物具有良好的選擇性。

在內存領域，DRAM 目前依賴薄而高的電容器作為位單元。隨著間距縮小以增加密度，電容器的橫向臨界尺寸 (CD) 繼續縮小，要求電容器變得更高以保持電容恒定。這不僅會導致制造問題和較低的良率，而且預計 2D DRAM 將達到其基本材料極限。為了克服這些問題，正在探索各種 3D DRAM 結構，可能需要引入新材料，例如半導體氧化物、一些高深寬比蝕刻和橫向凹陷步驟。這些都是具有挑戰性的研究問題。此外，用襯里、電介質和金屬填充垂直孔和側腔預計至少與今天的 3D NAND 技術一樣困難。

編輯：黃飛

?