一直以滿足最嚴苛的摩爾定律而聞名的英特爾真得落后于臺積電嗎？2020 年 8 月 13 日，英特爾架構日，英特爾公布了全新的 10 納米 SuperFET 技術和“分解”設計封裝技術！這是王者的反擊嗎？

本文從英特爾和臺積電在工藝制程和 3D 封裝方面的布局著筆，看看雙方的目前現狀。

一、引言

工藝制程是指集成電路內電路與電路之間的距離。制程工藝的趨勢是向密集度愈高的方向發展。密集度愈高的集成電路電路設計，意味著在同樣大小面積的集成電路中，可以擁有密度更高、功能更復雜的電路設計。密集度愈高，工藝精細度越高，連接線也越細，芯片的功耗越小。

微電子技術的發展與進步，主要是靠工藝技術的不斷改進，使得器件的特征尺寸不斷縮小，從而集成度不斷提高，功耗降低，器件性能得到提高。芯片制造工藝在 1995 年以后，從 500 納米（nm）、350 納米、250 納米、180 納米、150 納米、130 納米、90 納米、65 納米、45 納米、32 納米、28 納米、22 納米、14 納米、10 納米、7 納米，一直發展到現在的 5 納米，未來還有 3 納米、2 納米制程出現。

當前集成電路的制程工藝乘以 0.714 即可得出下一代集成電路的制程工藝，如 350 納米*0.714=249.9 納米≈250 納米，再比如 7 納米*0.714=4.998 納米≈5 納米。這就是著名的登納德縮放比例定律（Dennard scaling），該定律源于 1974 年 Robert H. Dennard 參與完成的一篇論文，定律表明，晶體管的尺寸在每一代技術中都縮小了 30%（0.7 倍），因此它們的面積減少了 50%。這意味著電路減少了 30% （0.7 倍）的延遲，因此增加了約 40%（1.4 倍）的工作頻率。最后，為了保持電場恒定，電壓降低了 30%，能量降低了 65%，功率降低了 50%。因此，在每一代技術中，晶體管密度增加一倍，電路速度提高 40%，功耗保持不變。

中央處理器（CPU）自身的發展歷史也充分說明了這一點。

全球營收規模最大的半導體公司英特爾（Intel）一直堅持這一準則，提高中央處理器的制造工藝，提高中央處理器工藝制程具有重大的意義。第一，更先進的制造工藝會在中央處理器內部集成更多的晶體管，使中央處理器實現更多的功能和更高的性能；第二更先進的制造工藝會使中央處理器的核心面積進一步減小，也就是說在相同面積的晶圓上可以制造出更多的中央處理器產品，直接降低了中央處理器的產品成本，從而最終會降低中央處理器的銷售價格使廣大消費者得利；第三，更先進的制造工藝還會減少中央處理器的功耗，從而減少其發熱量，解決中央處理器性能提升的障礙。幾十年來，先進的制造工藝使中央處理器的性能和功能一直增強，而價格則一直下滑，也使得電腦從以前大多數人可望而不可及的奢侈品，變成了現在所有人的日常消費品和生活必需品。

中央處理器是如此，智能手機中的應用處理器（AP）也是如此，人類日常生活中的集成電路幾乎都遵循此一法則。英特爾的創始人之一的戈登·摩爾（Gordon Moore）提出了著名的

摩爾定律：當價格不變時，集成電路上可容納的元器件的數目，約每隔 18-24 個月便會增加一倍，性能也將提升一倍。換言之，每一美元所能買到的電腦性能，將每隔 18-24 個月翻一倍以上。這一定律揭示了信息技術進步的速度。

然而，隨著工藝制程進入 FinFET 以后，一切都發生了改變。

二、FinFET 工藝的發展

FinFET 稱為鰭式場效應晶體管（Fin Field-Effect Transistor），是由美籍華人科學家胡正明教授（Dr. Chenming Hu）在 1999 年提出來的。其中的 Fin 在構造上與魚鰭非常相似，所以稱為“鰭式”，FET 的全名是“場效電晶體”。

當時胡正明教授在加州大學領導一個由美國國防部高級研究計劃局（DARPA，Defense Advanced Research Projects Agency）出資贊助的研究小組，當時他們的研究目標是 CMOS 技術如何拓展到 25 納米領域。當時的研究結果顯示有兩種途徑可以實現這種目的：一是立體型結構的 FinFET，另外一種是基于 SOI 的超薄絕緣層上硅體技術（UTB-SOI，也就是現在常說的 FD-SOI 技術）。對 25 納米柵長的晶體管而言，胡正明教授團隊認為 UTB-SOI 的硅膜厚度應被控制在 5 納米左右。限于當時的技術水平，由于產業界認為要想制造出 UTB-SOI 上如此薄的硅膜實在太困難了，于是產業界開足馬力研發 FinFET 技術。

作為一種新的互補式金屬氧半導體（CMOS）晶體管，FinFET 是源自于傳統標準的“場效應晶體管（Field Effect Transistor，FET）”的一項創新設計。

傳統 MOSFET 結構是平面的，只能在閘門的一側控制電路的接通與斷開。但是在 FinFET 架構中，柵門（Gate）被設計成類似魚鰭的叉狀 3D 架構，可于電路的兩側控制電路的接通與斷開。這種叉狀 3D 架構不僅能改善電路控制和減少漏電流（leakage），同時讓晶體管的柵長大幅度縮減。目前，英特爾的 14 納米工藝中晶體管的柵長已經縮短至 20 納米，三星的 5 納米工藝中已經縮短至 10 納米，未來還有可能縮短至 7 納米，約是人類頭發寬度的萬分之一。

英特爾是最早使用 FinFET 工藝的半導體公司，在 2011 年推出的第三代酷睿處理器就開始使用 22 納米 FinFET 工藝，隨后全球各大半導體廠商積極跟進，陸續轉進到 FinFET 工藝中。

FinFET 工藝節點五分八門，恨不得把 10 以內的數字都用上，英特爾的節點包括 22 納米、14 納米、10 納米、7 納米，臺積電有 16 納米、12 納米、10 納米、7 納米、6 納米、5 納米，三星 22 納米、14 納米、11 納米、10 納米、8 納米、7 納米、5 納米、4 納米，中芯國際 14/12/N+1/N+2 納米，格芯半導體的 22 納米、14 納米、12 納米、7 納米，聯電的 14 納米，以及華虹集團的 14 納米。

根據芯思想研究院提供的資料，全球目前有七家公司已經開始量產或即將量產 FinFET 工藝，按照轉入的時間順序，分別是英特爾、臺積電（TSMC）、三星代工（Samsung Foundry）、格芯半導體（Global Foundries）、聯電（UMC）、中芯國際（SMIC）、華虹集團（HuaHong Group）。

三、前道制程，線寬為王

英特爾在 2011 年率先進入 22 納米 FinFET 工藝制程后，并于 2014 年率先完成 14 納米工藝制程量產；然后在 10 納米節點耗費了太多的心血，原計劃 2016 年推出 10 納米，直到 2019 年 5 月才正式推出；原計劃 2021 年推出 7 納米，現在看來又要延遲四個季度。反觀臺積電，在 2018 年財報中宣稱，成功地量產 7 納米（N7）制程，并領先其他同業至少一年；2019 年財報中宣稱，7 納米加強版（N7+）制程技術亦領先全球導入極紫外光（EUV）光刻技術進行量產。

從 2011 年英特爾正式量產 22 納米 FinFET 工藝以來，已經經歷了十個寒暑，目前全球 FinFET 玩家分為兩大陣營，一是集成器件制造（Integrated Device Manufacture，IDM）陣營，目前只有英特爾一家；二是晶圓代工（Wafer Foundry）陣營，包括臺積電、三星代工、格芯半導體、聯電、中芯國際、華虹集團。

不過三星代工、格芯半導體和聯電的 FinFET 工藝都源自 IBM 聯盟。在 IBM 將半導體部門出售給格芯半導體后，聯盟中的格芯半導體和聯電已經宣布暫停先進工藝制程的研發，而三星代工似乎也被臺積電壓迫的喘不氣來。

本文選取兩大陣營的代表英特爾和臺積電來對比。

1、英特爾篇

1.1 英特爾遵循摩爾定律

1968 年 7 月 18 日，因為不滿仙童半導體（Fairchild Semiconductor）的現狀，羅伯特·諾伊斯（Robert Noyce）和戈登·摩爾（Gordon Moore）選擇了離職，并創辦諾伊斯 - 摩爾電子公司（NM Electronic），隨后公司支付了 15000 美元從 Intelco 公司買下“Intel”名字的使用權，并更名為英特爾公司。50 多年來，英特爾寫下了無數輝煌。

從 1971 年，采用 10 微米（μm）制程工藝生產出全球首個微處理器 4004，一直到 2014 年第三代酷睿處理器實現 14 納米 FinFET 工藝量產，英特爾的半導體制程工藝發展之路可謂領業界風騷。作為一家集成器件制造大廠，其主要是生產制造中央處理器（CPU），當然也順帶生產些高品質的現場可編程邏輯門陣列（Field Programmable Gate Array，FPGA）和 NAND Flash 存儲芯片。

在工藝制程方面，英特爾一向以滿足最嚴苛的摩爾定律而聞名，在大幅縮小晶體管體積的同時，還導入全新技術，在產品性能提升方面一直超前對手。確實，英特爾發展前 50 年里，在工藝研發過程中，一直以世界首創的方式改進制造技術，包括銅互連技術、應變硅技術（2003 年）、高 K 金屬柵（High-k metal gates，HKMG）技術（2007 年）、FinFET 技術（2011 年）。

銅互連技術：1993 年 IBM 研究人員 Jurij Paraszczak 提出使用銅代替鋁進行互連的想法。1997 年 9 月 IBM 宣布在生產線上成功實現了銅互連技術，取代鋁布線，使芯片性能得到提高。隨后英特爾發揚光大，2001 年開始采用銅互連技術生產 0.13 微米 CPU，大馬士革銅工藝技術成為 90 納米及以下技術節點的主流互連工藝。

應變硅技術：2003 年，英特爾在 90 納米工藝中使用應變硅（strained silicon）。應變硅技術通過為 PMOS 晶體管產生壓縮應變和為 NMOS 晶體管，在晶體管處于“導通”狀態時增加電流，產生拉伸應變來提升晶體管速度。據報道，應變硅 MOSFET 相比同尺寸體硅 MOSFET，功耗減少 1/3，速度提升 1/3，而且封裝密度提高 50%。

高 K 金屬柵：2007 年 1 月 29 日宣布 HKMG（High-k metal gates）晶體管取得突破，2007 年 11 月 16 日，發布采用 HKMG 的 45 納米制程芯片 XEON。據悉，使用 HKMG 在提高晶體管性能的同時減少晶體管漏電（浪費的功耗），讓晶體管繼續按照摩爾定律縮小。該解決方案以基于鉿的 HKMG 材料代替晶體管的二氧化硅柵極電介質（柵極下方的薄層）。

英特爾 2011 年自 2011 年開始量產第一代 22 納米 FinFET 工藝，首個產品是代號 Ivy Bridge 的處理器；2014 年量產第二代 14 納米 FinFET 工藝，首個產品是代號 Broadwell 的處理器。英特爾在 2013 年的工藝技術規劃中，表示 2016 年將推出 10 納米。可由于各種原因，10 納米的研發不及預期。于是 14 納米工藝在 2014 年推出后被不斷改進，2016 年量產 14+，2017 年量產 14++，以彌補 10 納米延遲的缺憾

1.2 英特爾的煩惱

1.2.1 煩惱一

英特爾的煩惱一就是，盡管是 PC 市場的絕對霸主，但在移動市場卻是個新兵。于是在前首席執行官布萊恩·科贊奇（Brian Krzanich）的思維中，在 PC 市場即使做得再好，也是在前人栽的樹下納涼，沒有辦法名流芯史。于是 BK 就想擠進移動市場，以證明其的偉大。并在 2016 年招攬前高通副總裁和高通 CDMA 技術（QCT）聯席總裁 Venkata‘Murthy’Renduchintala 擔任首席工程官，負責英特爾幾乎所有硬件，包括設計、架構到工藝制程。

好吧，英特爾研發工程師們的任務就是要做出一款產品，可以適配移動設備、電腦以及服務器等一系列市場，而且一定要比競爭對手更好。可惜競爭對手太多，既有老冤家 AMD，還有高通、英偉達，但事實上的對手只有臺積電，臺積電為這些提供打擊英特爾的炮彈，那就是工藝制程的支撐。

為了達成公司高層的既定目標，更是要保證制程的領先，工程團隊充分發揮創造性，采用了一大堆新技術、新材料。其實早在 2013 年，英特爾就設想通過提供 2.7 倍密度的自對準四軸圖形（SAQP，self-aligned double patterning）、超級縮放（Hyperscaling ）、有源柵極上接觸（COAG，Contact Over Active Gate）、金屬鈷（Co）互連、金屬釕（Ru）做襯墊、鎢（W）觸點以及第一代 Foveros 和第二代 EMIB 等新封裝技術，計劃在 2016 年推出 10 納米工藝取代 14 納米工藝。據悉，英特爾為了提高芯片性能，在 10 納米工藝開始引入金屬鈷在 MO 和 M1 取代氮化鉭（TaN）做側壁層。相比銅，鈷的延展性和導熱性很差，而且極其脆弱，導致晶圓上的電壓極其不穩定，進一步降低了性能和功耗，導致工藝研發進展緩慢。

一大堆新技術的混合烹調，將一盆佛跳墻做了一盆疙瘩湯，這波神操作將 10 納米工藝推入了深淵。

2017 年英特爾宣布了公司第三代 10 納米 FinFET 工藝，使用的超微縮技術（hyper scaling），充分運用了多圖案成形設計（multi-patterning schemes），晶體管柵極間距由 14 納米工藝的 70 納米減少至 10 納米工藝的 54 納米，最小金屬間距由 52 納米縮小到 36 納米，據稱 10 納米工藝芯片邏輯晶體管密度是 14 納米工藝的 2.7 倍，達到每平方毫米超過 1 億個晶體管，但一直到 2019 年 5 月，才正式公布代號 Ice Lake 的處理器。

2019 年英特爾在投資者會議（Investor Meeting）上展示了技術創新路線（Relentless Innovation Continues），為 10 納米規劃了 10+和 10++；并表示 2021 年才會推出 7 納米，也明確表示采用 EUV 方案。7 納米工藝相比 10 納米工藝晶體管密度翻倍，每瓦性能提升 20%，設計復雜度降低了 4 倍。

然而是時隔一年，在 2020 年 7 月的財報電話會議上，英特爾首席執行官羅伯特·斯旺（Robert Swan）表示，在 7 納米工藝中發現了一種“缺陷模式”，導致了良率下降問題。因此，英特爾已經展開“應急計劃”，斯旺后來將其定義為包括使用第三方代工廠，所有這些都意味著其 7 納米芯片要到 2021 年或 2022 年才能上市。

如此看來，英特爾的先進工藝在性能提升真的遇到瓶頸了。盡管很多人都認為英特爾的 14 納米相當于臺積電的 10 納米，英特爾的 10 納米可能相當于臺積電的 7 納米。

可問題在于，臺積電已經推進到了 5 納米時代。

1.2.2 煩惱二：設計、架構和工藝不協調

有熟悉英特爾內情的前員工表示，10/7 納米延遲表明英特爾在設計、架構和工藝三者之間的協調方面出現了問題。盡管之前英特爾先后在設計、架構方面出現過問題，但依靠工藝制程的優勢也可以得以彌補；而現在卻在尖端制程方面出現了問題，這將是非常不利的。

該知情人士表示，而更令人煩惱的是，在 14 納米向 10 納米轉換的關鍵時期，在前首席執行官布萊恩·科贊奇掌政的 2014 年至 2016 年間，研發部門卻出現離職潮，大批的資深研發工程師離開，導致研發部門青黃不接；而在 10 納米向 7 納米轉換的關鍵時期，天才級芯片設計大師 Jim Keller 和首席工程官 Venkata‘Murthy’Renduchintala 先后離職，而且英特爾重組了相關部門，這也許是工藝一再延遲的原因。

2020 年 3 月，英特爾首席執行官羅伯特·斯旺表示，重塑公司文化是領導英特爾轉型的關鍵。重新思考幾乎影響了英特爾業務的各個方面。（reshaping company culture is key to leading the turnaround at Intel. The rethink affects nearly every aspect of Intel‘s business.）

確實正如《紐約時報 New York Times》所說，英特爾存在問題，不僅限于跨城競爭對手 AMD 再次振興，而且公司的文化需要修正。（Intel has a problem and it isn’t limited to renewed vigor from crosstown rival AMD. The company‘s culture needs fixing.）

2、臺積電篇

2.1 臺積電穩打穩扎

1987 年 2 月 21 日，臺積電正式成立，在張忠謀的帶領下開創了全球純屬晶圓代工的新模式，專注為全球 Fabless、IDM 和系統公司提供晶圓制造服務，臺積電持續為客戶提供最行老師的技術和 TSMC COMPATIBLE 設計服務。

在晶圓代工領域，無論是制程技術覆蓋范圍、先進制程領導力，還是營收水平等，臺積電都是行業老大，目前的市占率已經接近 60%。而在制程技術種類方面，在 2019 年，臺積電就以 272 種制程技術，為 499 個客戶生產了 10761 種芯片。

臺積電自 1987 年透過轉讓臺灣工業技術研究院的 2 微米和 3.5 微米技術創立公司，一直秉持“內部研發”戰略，并在當年為飛利浦定制了 3.0 微米技術；1988 年，剛剛一歲的臺積電就自研了 1.5 微米工藝技術；1999 年發布了世界上第一個 0.18 微米低功耗工藝技術；2003 年推出了當時業界領先的 0.13 微米低介質銅導線邏輯制程技術；2004 年全球首家采用浸沒式光刻工藝生產 90 納米芯片；2006 年量產 65 納米工藝技術；2008 年量產 40 納米工藝技術；2011 年全球首家推出 28 納米通用工藝技術；2014 年全球首家量產 20 納米工藝技術。

臺積電在開始 20 納米制程研發時，就瞄準布局 FinFET，2012 年完成 16 納米制程的定義，迅速且順利地完成測試芯片的產品設計定案，并在以 FinFET 架構為基礎的靜態隨機存取存儲器單位元（SRAM Bit Cell）上展現功能性良率；并在 2014 年開始風險生產 16FF+工藝，2015 年就順利量產；2016 年采用多重爆光的 10 納米工藝也迅速進入量產，量產速度較之前的制程更快。

臺積電的 7 納米是 10 納米的縮小版（shrink），后部金屬工藝技術基本兼容，整體密度和性能改進不多。采用 DUV 加浸沒式加多重曝光方案的 7 納米于 2017 年 4 月開始風險生產，，2018 年第三季開始貢獻營收，在 2018 年有 40 多個客戶產品流片，2019 年有 100 多個新產品流片。與 10 納米 FinFET 工藝相比，7 納米 FinFET 具有 1.6 倍邏輯密度，約 20%的速度提升和約 40%的功耗降低。有兩個工藝制程可選，一是針對 AP（N7P），二是針對 HPC（N7HP）。聯發科天璣 1000、蘋果 A13 和高通驍龍 865 都是采用 N7P 工藝。

臺積電第一個使用 EUV 方案的工藝是 N7+。N7+于 2018 年 8 月進入風險生產階段，2019 年第三季開始量產，N7+的邏輯密度比 N7 提高 15%至 20%，同時降低功耗。

7 納米之后是 6 納米（N6）。2019 年 4 月份推出的 6 納米是 7 納米的縮小版（shrink），設計規則與 N7 完全兼容，使其全面的設計生態系統得以重復使用，且加速客戶產品上市時間，但 N6 的邏輯密度比 N7 高出 18%。N6 將在 2020 年第一季風險試產，第三季實現量產。

接下來是 5 納米（N5）。5 納米于 2019 年 3 月進入風險生產階段，預期 2020 年第二季拉高產能并進入量產。主力生產工廠是 Fab 18。與 7 納米制程相比，5 納米從前到后都是全新的節點，邏輯密度是之前 7 納米的 1.8 倍，SRAM 密度是 7 納米的 1.35 倍，可以帶來 15%的性能提升，以及 30%的功耗降低。5 納米的另一個工藝制程是 N5P，預計 2020 年第一季開始試產，2021 年進入量產。與 N5 工藝制程相較在同一功耗下可再提升 7%運算效能，或在同一運算效能下可再降低 15%功耗。

關于 3 納米，2020 年 4 月，臺積電在法說會上宣布，3 納米仍會沿用 FinFET 技術，預定明年上半年在南科 18 廠 P4 廠試產。主要考量是客戶在導入 5 納米制程后，采用同樣的設計即可導入 3 納米制程，可以持續帶給客戶有成本競爭力、效能表現佳的產品。3 納米產線將于 2020 年動工，在新竹寶山興建，預計投資超過新臺幣 6000 億元（約 200 億美元），最快 2022 年底量產。

至于 2 納米，臺積電研發有重大突破，已成功找到路徑，將切入 GAA（環繞閘極）技術，為臺積電發展鰭式場效電晶體（FinFET）取得全球絕對領先地位之后，邁向另一全新的技術節點。

2.2 臺積電的隱憂：巨額投資

其實工藝進展如此之快，也絕非臺積電的初衷，這一切都是客戶和競爭對手三星在推動臺積電往前跑。（有關三星的工藝進程可以參考《三星 EUV 產線投產，晶圓代工爭霸賽再啟高潮》）

目前，臺積電 7 納米由 FAB15 負責生產，合計月產能約 15 萬片；5 納米主要在 FAB18 生產，目前 FAB18 P1/P2 的建置產能達 10 萬片。在 7/5 納米工藝上的客戶有蘋果、超微半導體、英偉達、聯發科。原本華為海思是臺積電 14/7/5 納米的主力客戶，但由于美國的限制，導致華為海思無法在臺積電流片。

而建設如此龐大的先進制程產能是靠金錢堆出來的。臺積電宣布，2020 年的資本支出將在 150-160 億美元之間，這將成為臺積電資本支出最大的一年。

2000 年資本支出首次超過 10 億美元，2010 年資本支出首次超過 50 億美元，2016 年資本支出首次超過 100 億美元。從 2000 年到 2019 年資本支出合計達 1150 億美元，而從 2016 年到 2019 年的資本支出是 464 億美元，占近 20 年資本支出總和的 40%。

至于在 3 納米工藝上的資金投入更是天文數字，據稱研發和建線已投入約 500 億美元，僅建廠一項就在 200 億美元。3 納米產線將于 2020 年動工，在新竹寶山興，建預計投資超過新臺幣 6000 億元興建，最快 2022 年底量產。

還有就是從 2010 年開始，臺積電從 ASML 購得第一臺 EUV（第一代 EUV 機型 NXE:3100）至今，臺積電擁有超過 30 臺 EUV 光刻機，約占全球 EUV 光刻機總出貨量的一半。要知道一臺光刻機的售價超過 1 億歐元（約合 1.5 億美元），都可都是真金呀！

三、芯粒時代，封裝助力

從半導體發展趨勢和微電子產品系統層面來看，先進封測環節將扮演越來越重要的角色。如何把環環相扣的芯片技術鏈系統整合到一起，才是未來發展的重心。有了先進封裝技術，與芯片設計和制造緊密配合，半導體世界將會開創一片新天地。有著四十年跑龍套生涯的封裝技術開始走到舞臺中央。

近年來，芯粒（Chiplet）成為半導體產業的熱門詞。在科研界和產業界看來，這是一種可以延緩摩爾定律失效、放緩工藝進程時間、支撐半導體產業繼續發展的有效方案。

芯粒其實就是一顆商品化的、具有功能（如 USB、存儲器）特征的裸芯片（die）。從系統端出發，首先將復雜功能進行分解，然后開發出多種具有單一特定功能，可相互進行模塊化組裝的裸芯片，如實現數據存儲、計算、信號處理、數據流管理等功能，并最終以此為基礎，建立一個芯粒的芯片網絡（未來的電腦系統可能只包含一個 CPU 芯片和幾個 GPU，這些 GPU 都連接到芯粒上，形成芯片網絡）。

以前設計一個 SoC，是從不同的 IP 供應商購買一些 IP，包括軟核（代碼）或硬核（版圖），結合自家研發的模塊，集合成一個 SoC，然后在某個制造工藝節點上完成芯片設計和生產的完整流程。芯粒模式時代，對于某些 IP，可能不需要自己做設計和生產了，而只需要購買別人己經做好的芯片裸片（die），然后通過先進封裝形成一個 SiP（System in Package）。所以芯粒也是一種 IP，但它是以芯片裸片的形式提供，而不是之前以軟件形式提供。

芯粒模式可能帶給從上游 EDA 工具、IC 設計到制造工藝、先進封測等產業鏈環節顛覆式的創新革命。

事實上，兩大巨頭除在前道工藝制程爭霸外，也在中后道封裝技術方面進行較量。

1、英特爾篇

1.1 Foveros

英特爾在 2014 年首度發表高密度 2.5D 芯片封裝技術 EMIB（Embedded Multi-Die Interconnect Bridge，嵌入式多核心互聯橋接），表示該技術是 2.5D 封裝的低成本替代方案；在 2018 年的 HotChip 大會上，發布了采用高密度 2D 芯片封裝技術 EMIB 封裝的芯片；EMIB 能夠把采用不同節點工藝（10 納米、14 納米及 22 納米）和不同材質（硅、砷化鎵）、不同功能（CPU、GPU、FPGA、RF）的芯片封裝在一起做成單一處理器。英特爾表示，EMIB 技術首先與典型的 2.5D 封裝采用硅中介層不同，EMIB 是在兩個互連芯片的邊緣嵌入的一小塊硅，起到“橋梁”的作用；其次 EMIB 對芯片尺寸大小沒有限制，從而在理論上保證了異質芯片的互連。

2018 年 12 月，英特爾首次展示了邏輯計算芯片高密度 3D 堆疊封裝技術 Foveros，采用 3D 芯片堆疊的系統級封裝（SiP），來實現邏輯對邏輯（logic-on-logic）的芯片異質整合，通過在水平布置的芯片之上垂直安置更多面積更小、功能更簡單的小芯片來讓方案整體具備更完整的功能。

英特爾表示，Foveros 為整合高性能、高密度和低功耗硅工藝技術的器件和系統鋪平了道路。Foveros 有望首次將芯片的堆疊從傳統的無源中間互連層和堆疊存儲芯片擴展到 CPU、GPU 和人工智能處理器等高性能邏輯芯片。

為結合高效能、高密度、低功耗芯片制程技術的裝置和系統奠定了基礎。Foveros 預期可首度將 3D 芯片堆棧從傳統的被動硅中介層（passive interposer）和堆棧內存，擴展到 CPU、GPU、AI 等高效能邏輯運算芯片。

Foveros 提供了極大的靈活性，因為設計人員可在新的產品形態中“混搭”不同的技術專利模塊與各種存儲芯片和 I/O 配置。并使得產品能夠分解成更小的“芯片組合”，其中 I/O、SRAM 和電源傳輸電路可以集成在基礎晶片中，而高性能邏輯“芯片組合”則堆疊在頂部。

英特爾 Foveros 技術以 3D 堆棧的 SiP 封裝來進行異質芯片整合，也說明了 SiP 將成為后摩爾定律時代重要的解決方案，芯片不再強調制程微縮，而是將不同制程芯片整合為一顆 SiP 模塊。

例如可以在 CPU 之上堆疊各類小型的 IO 控制芯片，從而制造出兼備計算與 IO 功能的產品；也可以將芯片組與各種 Type-C、藍牙、WiFi 等控制芯片堆疊在一起，制造出超高整合度的控制芯片。

據悉，英特爾從 2019 年下半年開始推出一系列采用 Foveros 技術的產品。首款 Foveros 產品將整合高性能 10 納米計算堆疊“芯片組合”和低功耗 22FFL 基礎晶片。它將在小巧的產品形態中實現世界一流的性能與功耗效率。

1.2 Co-EMIB

英特爾的 Co-EMIB 實現了 2D 和 3D 封裝技術大融合。EMIB 封裝和 Foveros 3D 封裝技術利用高密度的互連技術，讓芯片在水平和垂直方向上獲得延展，實現高帶寬、低功耗，并實現相當有競爭力的 I/O 密度。

2019 年公司發布了 Co-EMIB 技術，這是在 2D EMIB 技術的升級版，能夠將兩個或多個 Foveros 元件互連，實現更高的計算性能和數據交換能力，還能夠以非常高的帶寬和非常低的功耗連接模擬器、內存和其他模塊，基本達到單晶片性能。

半導體產業界都在不斷的去推動先進多芯片封裝架構的發展，更好的滿足高帶寬、低功耗的需求。前面介紹的 EMIB、Foveros、Co-EMIB 等先進封裝技術僅僅只是物理層面的，除此之外，IO 接口技術和互連技術也是實現多芯片異構封裝的關鍵因素。

英特爾表示，公司互連技術的研發主要體現正在三個方向：用于堆疊裸片的高密度垂直互連、實現大面積拼接的全橫向互連、帶來高性能的全方位互連。希望可以實現更高帶寬和低延遲。

1.3 互連技術

1.3.1 高密度垂直互連

隨著芯片尺寸越來越小，每平方毫米的導線接頭將會越來越密，為了獲得足夠的帶寬，晶體管的間距就會變得越來越短。傳統焊料技術已接近極限，為此英特爾推出了“混合鍵合”技術，可以讓芯片之間的間距縮小到 10 微米，橋凸和互連密度上也會做的更好。

1.3.2 全橫向互連

業界希望在整個封裝層面都可以實現小芯片互連。作為橫向互連技術，其中需要考慮的就是直線間距。隨著直線間距越來越短，在同樣面積下可以安放更多芯片，同時信號之間的傳導距離也會越來越短。為此英特爾推出“零未對準通孔（ZMV）”，光刻定義的通孔使得導線和通孔的寬度一致，較使用有機中介層可以實現更大面積互連。使用有機中介層是更好的方案，因為它比硅的成本更低。但是，用有機中介層有一個缺點，就是必須要進行激光鉆孔，通過光刻定義的通孔使得導線和通孔的寬度一致，這樣就不需要焊盤進行連接，這樣就可以在不犧牲傳導速度的情況下而做到。

1.3.3 全方位互連

全新全方位互連（Omni-Directional Interconnec，ODI）技術為多芯片封裝中的小芯片之間的全方位互連通信提供了更大的靈活性。ODI 通過垂直大通孔（large vias）從封裝基板向上方芯片直接供電，上方芯片可以與其他小芯片（chiplet）進行類似于 EMIB 中的水平通信，上方芯片還可以通過硅通孔（TSV）實現和下方裸片進行類似 Foveros 中的垂直通信。同時，ODI 減少了下方裸片中所需的硅通孔數量，實現了更小的 TSV 裸片面積，做到封裝成品上下面積尺寸一致。

當然，為應對新型封裝技術，英特爾不僅在互連方面推出了 ODI，也同步推出了新型多模接口技術（Management Data Input/Output，MDIO）。

近來來，英特爾新型接口技術方面進行快速疊代研發，2014 年推出了 AIB，2017 年成功應用于 DAPRA 芯中中，針腳速度會達到 2.0Gbps，Shoreline 帶寬密度每平方毫米可以達到 63Gbps，Areal 帶寬密度每平方毫米可達 150 GBps，物理層的能耗效率是 0.85pJ/b。

MDIO 是基于其高級接口總線（AIB）物理層互連技術，可以支持對小芯片 IP 模塊庫的模塊化系統設計，能夠提供更高能效，實現 AIB 技術兩倍以上的響應速度和帶寬密度。針腳速度會達到 5.4Gbps，Shoreline 帶寬密度每平方毫米可以達到 200Gbps，Areal 帶寬密度每平方毫米可達 198 GBps，物理層的能耗效率是 0.5pJ/b。

作為先進封裝技術的領導者，英特爾能夠同時提供 2D 和 3D 封裝技術，將為芯片產品架構開啟一個全新維度。不同的技術針對不同的應用需求，但卻并不互斥，英特爾甚至可以有針對性地將它們組合使用，將極大的幫助芯片設計師發揮無限創意。

2、臺積電篇

2.1 CoWoS

臺積電 2008 年底成立集成互連與封裝技術整合部門，2009 年開始戰略布局三維集成電路（3D IC）系統整合平臺。2010 年開始 2.5D Interposer 的研發，2011 年推出 2.5D Interposer 技術 CoWoS（Chip on Wafer on Substrate）。第一代 CoWoS 采用 65 納米工藝，線寬可以達到 0.25μm，實現 4 層布線，為 FPGA、GPU 等高性能產品的集成提供解決方案。賽靈思（Xilinx）型號為“Virtex-7 2000T FPGA”的產品是最具代表性的 CoWoS 產品之一。

基于 2.5D 轉接板技術的 Virtex-7 2000T FPGA 產品將四個不同的 28 納米工藝的 FPGA 芯片，實現了在無源硅中介層上并排互聯，同時結合微凸點工藝以及 TSV 技術，構建了比其他同類型組件容量多出兩倍且相當于容量達 2000 萬門 ASIC 的可編程邏輯器件，實現了單顆 28 納米 FPGA 邏輯容量，超越了摩爾定律限制。賽靈思借助臺積電（TSMC）的 2.5D-TSV 轉接板技術平臺在 2011 年實現小批量供貨。

2019 年第三季 CoWoS 技術目前已經擴展至 7 納米，能夠在尺寸達二倍光罩大小的硅基板（Silicon Interposer）上異質整合多顆 7 納米系統單晶片與第二代高頻寬存儲器（High Bandwidth Memory 2，HBM2）。

值得注意的是，在 VLSI Symposium 會上，臺積電展示了自己為高性能計算平臺設計的一顆名為“This”小芯片（Chiplet），采用 7 納米工藝，面積大小僅僅 27.28 平方毫米（4.4x6.2mm），采用 CoWos 封裝技術，雙芯片結構，其一內建 4 個 Cortex A72 核心，另一內建 6MiB 三級緩存。This 的標稱最高主頻為 4GHz，實測達到了 4.2GHz（1.375V）。

芯思想研究院指出，真正引爆 CoWoS 的產品是人工智能（AI）芯片。2016 年，英偉達（Nvidia）推出首款采用 CoWoS 封裝的繪圖芯片 GP100，為全球 AI 熱潮拉開序幕；2017 年 Google 在 AlphaGo 中使用的 TPU 2.0 也采用 CoWoS 封裝；2017 年英特爾（Intel）的 Nervana 也不例外的交由臺積電代工，采用 CoWoS 封裝。因成本高昂而坐冷板凳多年 CoWoS 封測產能在 2017 年首度擴充。目前 CoWoS 已經獲得賽靈思（Xilinx）、英偉達（nVIDIA）、超微半導體（AMD）、富士通（Fujitsu）、谷歌（Google）等高端 HPC 芯片訂單。

2.2 InFO

扇出封裝最具代表性的是臺積電研發的 InFO 技術，InFO 帶動了整個業界研發三維扇出堆疊技術的熱潮。

InFO 是將 CoWoS 結構盡量簡化，最后出來一個無須硅中介層的精簡設計，可以讓芯片與芯片之間直接連結，減少厚度，成本也相對較 CoWoS 低廉，但又能夠有良好的表現，適用于追求性價比的移動通信領域，在手機處理器封裝中，減低 30%的厚度，騰出寶貴的手機空間給電池或其他零件。這就是 2016 年首次開始在蘋果的 A10 處理器中采用 InFO 封裝，首度用在蘋果 iPhone 7 與 iPhone 7Plus 中。InFO 成為臺積電獨占蘋果 A 系列處理器訂單的關鍵。

臺積電 InFO 技術，通過將芯片埋入模塑料，以銅柱實現三維封裝互連。InFO 技術為蘋果 A10、A11、A12 處理器和存儲器的 PoP 封裝提供了新的封裝方案，拓展了 WL-FO 的應用，讓 Fan-Out 技術成為行業熱點。

A11 處理器尺寸 10mm×8.7mm， 比 A10 處理器小 30%以上，塑封后表面 3 層布線，線寬 8μm，密度并不高，主要原因還是重構模塑料圓片表面布線良率和可靠性問題。A11 處理器 InFO PoP 的封裝尺寸 13.9×14.8mm，與 A10 相比小 8%，厚度 790μm。臺積電 InFO 技術的成功得益于強大的研發能力和商業合作模式。推出 InFO 技術，是為了提供 AP 制造和封裝整體解決方案，即使在最初良率很低的情況下，臺積電也能持續進行良率提升，這對封測廠來說是不可能的。

InFO 技術的巨大成功推動制造業、封測業以及基板企業投入了大量人力物力開展三維扇出技術的創新研發。業界也發現，很多原本需要 2.5D TSV 轉接板封裝可以通過三維扇出來完成，解決了 TSV 轉接板成本太高，工藝太復雜的問題。

根據不同產品類別，臺積電的 InFO 技術發展也將隨之進行調整，推出適用于 HPC（High Performance Computer）高效能運算電腦的 InFO-oS（InFO_on substrate）、服務器及存儲器的 InFO-MS（InFO with Memory on Substrate），以及 5G 通訊天線封裝方面的 InFO-AiP（InFO Antennas in Packag）。

2018 年臺積電推出 InFO_oS 技術用于并排封裝兩個芯片，芯片與芯片之間的互連為 2um。芯片之間的間隙小于 70um；InFO_MS 和 InFO_oS 基本相同，但在 SoC 旁邊帶有 HBM（高帶寬內存）。

2.3 SoIC

根據 2018 年 4 月臺積電在美國加州 Santa Clara 的 24 屆年度技術研討會上的說明，SoIC 是一種創新的多芯片堆疊技術，是一種將帶有 TSV 的芯片通過無凸點混合鍵合實現三維堆疊，可以交多個小芯片（Chiplet）整合成一個面積更小和輪廓更薄的系統單芯片。透過此項技術，7 納米、5 納米甚至 3 納米的先進系統單芯片能夠與多階層、多功能芯片整合，可實現高速、高頻、低功耗、高間距密度、最小占用空間的異質三維集成電路。

SoIC 技術的出現表明未來的芯片能在接近相同的體積里，增加雙倍以上的性能。這意味著 SoIC 技術可望進一步突破單一芯片運行效能，更可以持續維持摩爾定律。

據悉 SoIC 根植于臺積電的 CoWoS 與多晶圓堆疊（WoW，Wafer-on-Wafer）封裝，SoIC 特別倚重于 CoW（Chip-on-wafer）設計，如此一來，對于芯片業者來說，采用的 IP 都已經認證過一輪，生產上可以更成熟，良率也可以提升，也可以導入存儲器芯片應用。

更重要的是，SoIC 能對 10 納米或以下的制程進行晶圓級的鍵合技術，這將有助于臺積電強化先進工藝制程的競爭力。

2019 年年報顯示，臺積電已完成 SoIC 制程認證，開發出微米級接合間距（bonding pitch）制程，并獲得極高的電性良率與可靠度數據，具備為任何潛在客戶用生產的能力。而此前在 2018 年 10 月的第三季法說會上，臺積電給出了明確量產的時間，2021 年 SoIC 技術就將進行量產。

2.4 互連技術

臺積電開發了 LIPINCON 互連技術，針腳速度會達到 8Gbps，Shoreline 帶寬密度每平方毫米可以達到 67Gbps，Areal 帶寬密度每平方毫米可達 198 GBps，物理層的能耗效率是 0.56pJ/b。

英特爾臺積電

2.5D 封裝EMIBCoWoS

3D 封裝FoverosInFo

2.5D/3D 混合封裝Co-EMIB

接口技術AIB、MDIOLIPINCON

英特爾、臺積電封裝技術對比

四、英特爾自我放飛

2018 年，英特爾提出了六大技術支柱，包括先進的工藝制程和封裝、可加速人工智能和圖形等專門任務的新架構、超高速內存、超微互連、以及為開發者統一和簡化基于英特爾計算路線圖進行編程的通用軟件、嵌入式安全功能。

2020 年 8 月 13 日，英特爾架構日（architecture day）上，我們看到了英特爾在六大技術支柱方面的進展，總算給大家帶來了一絲春風。

英特爾在制程工藝和封裝方面推出了 10 納米 SuperFin 技術和基于分解設計理論的“可配置”封裝技術，以及“混合結合（Hybrid bonding）”封裝技術；在架構方面首次介紹了可實現全擴展的 Xe 圖形架構，并推出了 Willow Cove 微架構和用于移動客戶端的 Tiger Lake SoC 架構。

那么我們來看看英特爾在工藝制程和封裝方面有些什么變化。

首先看制程工藝方面。作為最早進入量產階段 FinFET 的廠商，經過 20 年對 FinFET 晶體管技術的研究，英特爾重新定義 FinFET 技術，推出 10 納米 SuperFin，實現了增強型 FinFET 晶體管與 Super MIM（Metal-Insulator-Metal）電容器的結合，實現其歷史上最強大的單節點內性能增強，帶來的性能提升可與完全節點轉換相媲美。

SuperFin 技術能夠提供增強的外延源極 / 漏極、改進的柵極工藝和額外的柵極間距，并通過以下方式實現更高的性能：增強源極和漏極上晶體結構的外延長度，從而增加應變并減小電阻，以允許更多電流通過通道改進柵極工藝以實現更高的通道遷移率，從而使電荷載流子更快地移動提供額外的柵極間距選項可為需要最高性能的芯片功能提供更高的驅動電流使用新型薄壁阻隔將過孔電阻降低了 30％，從而提升了互連性能表現與行業標準相比，在同等的占位面積內電容增加了 5 倍，從而減少了電壓下降，顯著提高了產品性能。

英特爾稱，該技術由一類新型的“高 K”（ Hi-K）電介質材料實現，該材料可以堆疊在厚度僅為幾埃厚的超薄層中，從而形成重復的“超晶格”結構。這是一項行業內領先的技術，領先于其他芯片制造商的現有能力。10nm SuperFin 技術將運用于代號為“ Tiger Lake”的英特爾下一代移動處理器中，OEM 的產品將在假日季上市。

其次看封裝方面。首先英特爾改變從 1980 年由當時任公司顧問、加州理工（California Institute of Technology，Caltech）教授 Carver Mead 和施樂公司琳·康維（Lynn Conway）提出的 IP/SOC 設計方法，提出“分解設計”理論。

如同芯粒（Chiplet）一樣，英特爾將整顆 SOC 芯片分解成無數顆小芯片，用最適合的制造工藝生產每顆小芯片，簽過 2.5D 封裝 EMIB 和 3D 封裝 Foveros 方法，以搭“積木”方式實現小芯片自由搭配，滿足不同應用場景的需求。

英特爾認為，通過“分解設計”方法可以大幅增加 IP 復用，而且可以指數級降低錯誤（bug）。

第二，英特爾改變傳統的“熱壓鍵合（thermocompression bonding）”技術，使用“混合鍵合（Hybrid bonding）”技術，英特爾認為能夠加速實現 10 微米及以下的凸點間距，提供更高的互連密度、帶寬和更低的功率。

五、結語

正如《紐約時報 New York Times》所說，英特爾的一些障礙也源于其在行業中的主導地位。直到最近，英特爾或多或少還是在統治著市場，并決定了計算機制造商何時升級其產品。但是，隨著英特爾現在瞄準其他市場，而 AMD 再次展開戰斗，英特爾必須做出一些改變。（Some of Intel’s obstacles also stem from the dominant position it held in the industry. Up until just recently， Intel more or less ruled the roost and dictated when computer makers would upgrade their products. But with Intel now targeting additional markets and AMD once again putting up a fight， Intel is having to make some changes.）

如果英特爾在設計、架構和工藝三者之間找好了平衡點，讓三個部門之間銜接更順利，再加上透過在臺積電代工，可以延緩一下制程帶來的壓力；透過這個時間窗口，加速六大技術支柱的研發，也許會給世界半導體帶來一絲改變。

以 IDM 模式運營的英特爾不一定需要和以代工模式運營的臺積電去比拼工藝，因為臺積電不是英特爾的真實對手，只要透過六大技術支柱的巧妙組合，去迎戰真實對手即可。打敗對手就贏得天下！

在英特爾和臺積電分別推出 3D 封裝技術 Foveros 和 SOIC 后，以“打醬油”著稱的三星電子日前也緊急披露 3D 封裝 X-Cube，全球 3D 封裝大戰一觸即發。

未來微縮世界是工藝制程和 3D 封裝的完美組合！
? ? ? ?責任編輯：tzh