隨機變化需要新方法、新工具，以及不同公司之間的合作。

極紫外（EUV）光刻技術正在接近生產，但是隨機性變化——又稱為隨機效應正在重新浮出水面，并為這項期待已久的技術帶來了更多的挑戰。

GlobalFoundries、英特爾、三星和臺積電希望將EUV光刻技術加入到7nm和5nm生產中。但就像以前一樣，EUV由幾部分組件組成，在芯片制造商能夠引入之前，它們必須整合在一起。包括光刻機、光源、光刻膠和掩膜。最近，行業已經開始發布關于量子隨機效應的警報，這種現象會引起光刻圖案隨機變化。

有些組件已經準備就緒，而有些則發展緩慢。事實上，EUV團隊首次將光刻膠及其相關問題列為EUV的最大挑戰，超過了電源。經過多年的推遲，EUV光源功率終于滿足了大批量生產（HVM）的要求。

光刻膠是用來制作圖案的光敏聚合物，它是造成隨機性效應的罪魁禍首之一。根據定義，隨機效應描述了具有光量子隨機變化的事件。它們是不可預測的，沒有穩定的模式。

在EUV的情況下，光子擊中光刻膠并引起光化學反應。但是對于EUV光刻膠而言，由于量子非定域效應，每個或多個反應期間可能出現新的不同的反應。因此EUV容易發生涉及隨機效應。一般來說，該行業將隨機性主要歸咎于光刻膠，但EUV的光掩膜和其他部分(EUV光子平均自由程較大)也可能會出現隨機變量。?

隨機效應并不新鮮。事實上，這一現象多年來一直困擾著EUV團隊。眾所周知，隨機效應會導致光刻圖案的變化。行業一直在努力解決這個問題，但人們要么低估了問題，要么沒能及時解決問題，要么兩者兼而有之。

新情況是，行業終于迎來了另一個問題。一顆先進的邏輯芯片集成了十億個甚至更多的微小通孔。 如果EUV光刻過程中出現問題，芯片可能會遭受由于隨機效應引發的失效或缺陷(通孔缺失contact missing)。換言之，一顆芯片可能會因為一個觸點通孔的缺陷而失效。?

這可能是一廂情愿的想法，但芯片制造商相信他們可以躲避7nm工藝節點潛在的由隨機性引發的缺陷。事實上，EUV可能出現在7nm工藝節點。但在5nm甚至是7nm工藝節點的情況下，芯片制造商可能無法避免這些和其他問題，除非行業出現一些新的突破。GlobalFoundries高級研究員兼高級技術研究總監Harry Levinson表示：“公平地講，我們的行業非常樂觀地看待我們向EUV光刻前進的方向。我們正準備將第一代引入到大批量生產中，展望第二代EUV光刻技術，抵抗隨機效應絕對是最重要的問題之一。”

無論節點如何，EUV隨機效應都為芯片制造商、晶圓廠工具供應商和IC設計團體帶來了麻煩。西門子公司DFM項目總監David Abercrombie表示：“從設計的角度來看，隨機效應確實是隨機的，因為你無法預測變化的位置和數量。因此，沒有系統的方法可以說一個特定的布局特征應該在這個區域還是在另一個區域中進行修改。換言之，除了避免的所有敏感特性的出現，將其轉化成傳統設計規則約束以外，完全沒有辦法在設計過程中補償隨機效應影響。”

作為回應，該行業正在采取措施解決一些問題。其中包括：

? 供應商正在改進EUV光刻膠。

? Applied Materials和ASML正在開發一種新的電子束測量工具，承諾可以檢測出隨機性缺陷。此外，創業公司Fractilia已經設計了一種方法來輔助測量。

? 然后，通過這些新的測量數據，芯片制造商請求有競爭力的晶圓廠工具供應商進行合作，并一起對信息進行整合。

　　為什么是EUV？

　　芯片制造商需要EUV，因為使用今天的光刻技術來繪制微小特征變得越來越困難。

　　最初，芯片制造商將把今天的193nm沉浸式光刻和多重曝光擴展到10nm和7nm工藝節點。這些技術是可行的，但是使用它們來實現特定圖形變得更加困難。因此，芯片制造商最初希望將EUV用于器件的通孔層。他們將繼續在其他部分使用沉浸式光刻和多重曝光。

　　根據GlobalFoundries的數據，為了處理觸點/通孔，在今天的7nm工藝節點中，每層需要2到4個掩膜。但是，EUV每層只需要一個掩膜。

　　EUV的引入取決于技術的成熟程度。今天，ASML正在出貨其首款量產EUV光刻機，NXE:3400B。13.5nm波長，擁有13nm光刻圖形分辨率。

　　EUV光刻機可以曝光出優良的圖形，但多年來EUV光源沒有產生足夠的功率。這影響了系統的整體生產率。現在，ASML正在出貨一個246瓦的EUV光源，生產率為125片晶圓/每小時（wph）。這達到了HVM大規模量產的目標水平。

　　然而，挑戰遠未結束。今天的193nm光刻機可以在250wph下不間斷運行。然而，EUV的正常運行時間徘徊在70％和80％左右。ASML產品營銷總監Michael Lercel表示：“我們已經證明我們可以實現生產率指標。今年的重點是確保實現可用性。我們的目標是達到90%以上的可用性。”

　　此外，EUV掩膜版保護薄膜還沒有準備好。“薄膜正在進步。雖然透光率仍然很低，但是我們已經證明了這些薄膜可以在245瓦的條件下使用。在采用一些新材料的離線測試中，我們認為它們甚至可以超過300瓦。”

　　光子計數

　　光刻膠是另一個挑戰。多年來，行業在248nm和193nm的光刻中使用了化學放大型光刻膠（CAR）。

　　簡而言之，光刻光源產生光子或光粒子。光子撞擊光化學放大型光刻膠，產生光酸。然后，化學放大型光刻膠在曝光后的烘烤過程中進行光酸催化反應。

　　可用于EUV的化學放大型光刻膠經歷類似的過程之后會有不同的結果。IMEC先進圖案部門主管Gregory McIntyre表示：“在EUV案例中，情況要復雜得多，而且不是很好理解。你要有更高能量的光子，它會產生高能電子，并迅速躍遷為低能量電子。然后這些電子就會與被撞擊的物質相互作用。這里有很多的未知因素，比如產生了多少電子，能量是多少，更重要的是，這些電子會產生什么樣的化學反應。”

　　另一種解釋是，當系統將光刻膠暴露于EUV光照射下，將一定數量的光子送入了光刻膠。理想情況下，這些光子會均勻分散。但是光刻膠的一點可能會吸收10個光子，而另一個點可能會吸收8個光子。這種不希望的結果被稱為量子隨機效應（量子漲落）。

　　圖1：隨機性圖像。?

　　在另一個例子中，假設EUV光在三個連續和單獨的事件中擊中光刻膠。在第一個事件中，光刻膠吸收10個光子。第二次吸收9個光子，第三次吸收11個光子。這種從一個事件到下一個事件的變化稱為光子散射噪聲現象。

　　如果將這些事件繪制在圖表曲線上，那么光子的分布有時是不理想的。McIntyre表示：“隨著我們走向越來越小的特征尺寸，我們會發現高斯分布開始長出一條尾巴，并且在一邊變得不對稱。這種尾巴的增長導致極不可能發生事件的可能性增加。”（隨機漲落效應的影響大大增加）

　　圖2：帶尾巴的高斯分布。右邊的圖表基于1B數據點。

　　多年前，隨機效應和散射噪聲并沒有出現在雷達屏幕上，但問題開始出現在193nm光刻技術中。在193nm處，芯片制造商在光刻圖形邊緣附近使用10mJ/cm2的劑量。Fractilia的首席技術官Chris Mack解釋說：“如果觀察1nm2的面積，那么在整個曝光過程中，平均有97個光子會穿過該區域進入光刻膠。但是如果觀察10nm2的面積，平均會有9700個光子。”

　　因此，根據Mack的說法，當有足夠數量的光子來生成一個圖案的時候，那么光子散射噪聲或隨機變異則只有1％。（在大量粒子統計情況下，量子漲落可以微不足道）

　　然而，EUV光子的每個光子的能量比193nm的光子高14倍。Mack表示：“這意味著，對于相同的劑量，EUV的光子數量要少14倍。因此，在上例中，我們有97個光子暴露在1nm2的區域，而EUV中只有7個光子。相對不確定性是光子數的平方根分之一。對于97個光子，這是+/-10%的不確定性。對于7個光子，不確定性為+/-40％。”

　　使得問題復雜的是，每個節點的特征尺寸都要更小一些。當你計算光刻過程中光子的數量時會發現，在這一點上的變化呈指數級上升。

　　這并不新鮮。多年來，Mack和其他人都警告說：“EUV隨機效應可能導致圖案成像中不希望的邊緣粗糙度（LER）。LER被定義為圖案邊緣與理想形狀的偏差。”

　　LER會影響晶體管的性能。此外，LER不隨著特征大小微縮，因此它在每個節點的圖案中會占據更大的百分比。

　　圖3：線邊緣粗糙度（LER）

　　除了LER之外，業內現在還擔心芯片的其他部分，特別是觸點通孔。在操作中，EUV光刻機產生對接觸孔進行圖案化的光子。但有時，這一過程并不完美，導致通孔中存在隨機性缺陷。這些缺陷表現為斷線或通孔合并，有時稱為“通孔丟失和通孔接觸”。

　　圖4：隨機性失效和收縮工藝窗口

　　這些缺陷是災難性的。Mack表示：“接觸孔是一個小點，你要放一些光子。但是如果只有少量光子，接觸孔有時會得到100個光子，有時會是80個，有時會是140個，結果就是接觸孔大小的變化。”

　　這些缺陷可能會在7nm工藝節點出現，但它們更可能在5nm及更先進的節點處出現。Mentor的Abercrombie表示：“EUV中的隨機效應實際上在CD控制的正常劑量/聚焦窗口上添加了隨機變化，以及額外的線邊緣粗糙度和光刻劑量變化。對于工程師來說，這意味著更少的工藝窗口，它可以轉化為更復雜的DRC設計規則和更少的工藝縮減。”

　　Abercrombie表示：“這使得以設計為導向的對策非常無效，因為你無法預測在任何特定布局位置或配置中會發生什么情況，因此無法對其進行修改。事實上，由于隨機效應可能會對目標平均值產生正負偏差和LER影響，因此，根據情況在一個特定位置進行修改可能造成的傷害跟益處一樣多。隨機效應將主要成為決定哪些層將使用哪種光刻/多重曝光技術來實現驗證流程節點所需的面積和產量要求的重要因素。”