賽靈思 AXI Verification IP (AXI VIP) 是支持用戶對 AXI4 和 AXI4-Lite 進行仿真的 IP。它還可作為 AXI Protocol Checker 來使用。

此 IP 只是仿真 IP，將不進行綜合（它將在 Pass-through 配置中被連線所替代）。

AXI VIP IP 核用途如下：

生成 Master AXI 指令和寫內容

生成 Slave AXI 讀內容和寫響應

檢查 AXI 傳輸是否符合協議標準

它支持 5 種不同配置：

AXI Master VIP

AXI Pass-through VIP（無內存模型）

AXI Pass-through VIP（有內存模型）

AXI Slave VIP（無內存模型）

AXI Slave VIP（有內存模型）

如需獲取?AXI VIP IP?核相關文檔，請掃碼參閱

AXI VIP 設計示例

在 Vivado 中提供了一個 AXI VIP 設計示例。

要為 AXI VIP 生成設計示例，只需遵循以下步驟進行操作即可：

打開新工程，并單擊“IP Catalog”。

搜索“AXI Verification IP”。雙擊并配置 IP，然后 generate IP。

右鍵單擊此 IP 并選擇“Open ?IP Example Design”

AXI VIP 的設計示例包含 3 個 AXI VIP：其中一個配置為 Master、一個配置為 Pass-through，另一個配置為 Slave。

工程中包含了多個 Test Bench 源文件，以匹配不同 AXI VIP 組合：

注：所有 Test Bench 文件均為 SystemVerilog 語言。要使用 AXI VIP 的全部功能，應將此 IP 例化包含在 SystemVerilog Test Bench 文件中。

分析 AXI 接口傳輸

Vivado 仿真中的實用功能之一是可將協議實例添加到波形圖中以在傳輸級別來查看信號。

我將逐一介紹sim_basic_mst_active_pt_mem__slv_passive 仿真集的步驟。

要使用該仿真集，請在“Source”窗口中右鍵單擊它，然后單擊“Make Active”。

該仿真集僅使用 Master AXI VIP 和 Pass-through AXI VIP（充當內存級別的 Slave 設備）。

可單擊 Flow Navigator 中的“Run Simulation”來運行仿真。

默認情況下，這將打開僅含時鐘和復位信號的波形圖。?

我們將添加 Master AXI VIP 和 Pass-through AXI VIP 之間的 AXI 接口。

在“Scope”窗口中，查找并選中“DUT”>“ex_design”下的主設備 AXI VIP (axi_vip_mst)。隨后，“Objects”窗口將顯示 IP 的所有端口。找到 M_AXI 接口對象并單擊“Add to Wave Window”。

隨后，即可在波形圖窗口中看到 AXI 傳輸信號：

可以看到，在開始時間與仿真時間?1us?之間，讀取?(Read)?和寫入(Write)?傳輸均已發生。

在波形圖窗口中可展開?M_AXI?接口以查看所有信號波形：

每個通道上面的數字對應于傳輸數量。可以看到在Read通道（紫色）上有 5 次讀傳輸，Write通道上有 4 次傳輸。

單擊特定傳輸即可看到其詳細過程。例如，如果單擊Write通道上的第一次傳輸，即可看到此傳輸為 burst 傳輸類型：

此傳輸事務首先在Write Address通道上寫入地址

然后，在Write Data通道上發送 burst 數據

最后，如果寫數據成功，Slave 會在Write Response通道上返回響應

審核編輯：湯梓紅