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使用AXI4接口IP核進行DDR讀寫測試

FPGA設計論壇 ? 來源:FPGA設計論壇 ? 2025-11-24 09:19 ? 次閱讀
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一、實驗任務

本章的實驗任務是在 PL端自定義一個AXI4接口的IP核,通過AXI_HP接口對PS端DDR3進行讀寫測試,讀寫的內存大小是 4K字節。

二、實驗整體框架

f4c70290-c6ac-11f0-8c8f-92fbcf53809c.png

三、實驗步驟

一、在原來的hello_word工程另存并修改zynq ip。添加axi hp接口,恢復以前的ip狀態

f5219cc8-c6ac-11f0-8c8f-92fbcf53809c.png

二、自定義axi4 full ip核將ip改為主機接口。如圖

f58453fe-c6ac-11f0-8c8f-92fbcf53809c.png

三、添加自定義ip并修改參數

f5de864e-c6ac-11f0-8c8f-92fbcf53809c.png

四、點擊自動連接

f637ebf8-c6ac-11f0-8c8f-92fbcf53809c.png

五、添加pl端信號,m_axi_init_txn這個信號是初始化信號,檢測到上升沿的時候才有效,檢測到高電平后會立馬對地址指向的數據內存初始化,然后我們對齊重命名。m_axi_txn_done這個是對寫入和讀出的數據對比完成信號。m_axi_erro這個是寫入和讀數據對比有誤信號。這幾個信號都改名和引出。如下幾個圖:

f6929ba2-c6ac-11f0-8c8f-92fbcf53809c.png

f6eb143a-c6ac-11f0-8c8f-92fbcf53809c.png

五、m_axi_init_txn連接按鍵,m_axi_txn_done和m_axi_erro連接led用作觀察。由于我的板子只有一個pl端的led因此我就將m_axi_erro信號隨便連接一個GPIO外設由于我們的按鍵一開始為高電平,而DDR初始化信號檢測到上升沿才初始化。因此我們這里加一個取反模塊。修改屬性并手動連接。并驗證整個設計

f744f7d4-c6ac-11f0-8c8f-92fbcf53809c.png

f7a11b9a-c6ac-11f0-8c8f-92fbcf53809c.png

f7fb5272-c6ac-11f0-8c8f-92fbcf53809c.png

f85a2270-c6ac-11f0-8c8f-92fbcf53809c.png

6、為AXI讀寫添加debug信號,并自動連接

f8b32618-c6ac-11f0-8c8f-92fbcf53809c.png

f90c4c20-c6ac-11f0-8c8f-92fbcf53809c.png

f9624350-c6ac-11f0-8c8f-92fbcf53809c.png

7、生成模塊并且更新頂層文件,其他的保持默認ok即可

f9bcc19a-c6ac-11f0-8c8f-92fbcf53809c.png

fa1339ee-c6ac-11f0-8c8f-92fbcf53809c.png

8、綜合以便添加引腳

fa6f0594-c6ac-11f0-8c8f-92fbcf53809c.png

9、添加引腳

fac81e90-c6ac-11f0-8c8f-92fbcf53809c.png

10、生成bit流。

11、導出硬件設計,打開SDK,將原來的SDK刪掉

12、新建項目添加以下文件。

這里由于我用不了scanf因此我就添加一個延遲燒錄后在延遲這段時間進行初始化和生成debug觸發信號。

#include"stdio.h"#include"xil_cache.h"#include"xil_io.h"#include"xil_printf.h"#include"sleep.h"intmain(){Xil_DCacheDisable();//char *data_in="I have write and read ddr data!
";for(inti=0;i<100;i+=4) {printf("%d is %d
",i,(int)(Xil_In32(0x10000000+i))); }sleep(10);for(int?i=0;i<100;i+=4) {printf("%d is %d
",i,(int)(Xil_In32(0x10000000+i))); }return0; }

12、觀察數據,正確

fb2319ee-c6ac-11f0-8c8f-92fbcf53809c.png

fb7cb774-c6ac-11f0-8c8f-92fbcf53809c.png

fbd811a0-c6ac-11f0-8c8f-92fbcf53809c.png

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原文標題:AXI4 DDR讀寫測試

文章出處:【微信號:gh_9d70b445f494,微信公眾號:FPGA設計論壇】歡迎添加關注!文章轉載請注明出處。

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