芯粒在汽車市場重新受到關注，不斷發展的電氣化和激烈的競爭迫使公司加快設計和生產計劃。

電氣化已經點燃了一些最大、最知名的汽車制造商的熱情，面對非常短的市場窗口和不斷變化的需求，這些制造商正在努力保持競爭力。與過去不同的是，汽車制造商通常采用五到七年的設計周期，而當今汽車的最新技術很可能在幾年內就被認為過時了。如果他們跟不上，就會有一批全新的初創公司生產廉價汽車，這些汽車能夠像軟件更新一樣快速地更新或更改功能。

但軟件在速度、安全性和可靠性方面存在局限性，而定制硬件正是許多汽車制造商現在努力的方向。這就是芯粒的用武之地，現在的重點是如何在大型生態系統中建立足夠的互操作性，使之成為一個即插即用的市場。實現汽車芯粒互操作性的關鍵因素包括標準化、互連技術、通信協議、電源和熱管理、安全性、測試和生態系統協作。

與板級的非汽車應用類似，許多設計工作都集中在芯片到芯片的方法上，這推動了許多新穎的設計考慮和權衡。在芯片級，由于設計性能要求的提高，各種處理器、芯片、存儲器和 I/O 之間的互連變得越來越復雜，從而引發了一系列標準活動。人們提出了不同的互連和接口類型來滿足不同的目的，而用于專用功能（處理器、存儲器和 I/O 等）的新興芯粒技術正在改變芯片設計的方法。

“汽車原始設備制造商認識到，要控制自己的命運，他們就必須控制自己的 SoC，”西門子 EDA 虛擬和混合系統副總裁?David Fritz表示。“然而，他們不明白自 1982 年上大學以來 EDA 已經走了多遠。此外，他們認為他們需要進入最新的工藝節點，其中一套掩模組將花費 1 億美元。他們負擔不起。他們也無法獲得人才，因為人才庫相當小。所有這些加在一起，原始設備制造商認識到，要控制自己的命運，他們需要一種由其他人開發的技術，但可以根據需要進行組合，以擁有獨特的差異化產品，他們相信至少對一些人來說是面向未來的模型年。然后它在經濟上變得可行。唯一符合要求的是芯粒。”

芯粒可以針對特定功能進行優化，這可以幫助汽車制造商利用已在多種車輛設計中得到驗證的技術滿足可靠性、安全性和安保要求。此外，它們還可以縮短上市時間并最終降低不同特性和功能的成本。

過去十年來，對芯片的需求一直在增長。根據 Allied Market Research 的數據，全球汽車芯片需求將從 2021 年的 498 億美元增長到 2031 年的 1213 億美元。這種增長將吸引更多的汽車芯片創新和投資，而芯粒預計將成為一大受益者。

但芯粒市場的成熟還需要一段時間，并且可能會分階段推出。最初，供應商將提供不同風格的專有模具。然后，合作伙伴將共同努力提供芯粒以相互支持，就像一些供應商已經發生的那樣。最后階段將是普遍可互操作的芯粒，由 UCIe 或其他互連方案支持。

勢頭正在增強

從積極的一面來看，并非所有這一切都是從頭開始的。在板級，模塊和子系統始終使用板載芯片到芯片接口，并將繼續這樣做。各種芯片和 IP 提供商（包括 Cadence、Diode、Microchip、NXP、Renesas、Rambus、Infineon、Arm 和 Synopsys）提供現成的接口芯片或 IP 來創建接口芯片。

通用 Chiplet Interconnect Express (UCIe) 聯盟是芯片到芯片開放互連標準背后的驅動力。該組織于 2023 年 8 月發布了最新的 UCIe 1.1 規范。董事會成員包括阿里巴巴、AMD、Arm、ASE、Google Cloud、英特爾、Meta、微軟、NVIDIA、高通、三星等。行業合作伙伴表現出廣泛的支持。AIB 和 Bunch of Wires (BoW) 也已被提出。此外，Arm 剛剛發布了自己的 Chiplet 系統架構，以及更新的 AMBA 規范，以標準化 Chiplet 協議。

Cadence設計 IP 高級產品營銷組總監 Arif Khan 表示：“在必要性的推動下，Chiplet 已經出現了。”“不斷增長的處理器和 SoC 尺寸正在達到標線極限和規模不經濟。工藝技術進步帶來的增量收益低于每個晶體管和設計成本的上升。封裝技術（2.5D/3D）和芯片間接口標準化（例如 UCIe）的進步將促進芯粒的開發。”

如今使用的幾乎所有芯粒都是由英特爾、AMD 和 Marvell 等大型芯片制造商內部開發的，因為他們可以嚴格控制這些芯粒的特性和行為。但各個層面都在開展工作，向更多參與者開放這個市場。當這種情況發生時，較小的公司可以開始利用備受矚目的開拓者迄今為止所取得的成就，并圍繞這些發展進行創新。

Arteris高級戰略營銷總監 Guillaume Boillet 表示：“我們許多人相信，擁有現成的、可互操作的芯粒組合的夢想可能需要數年時間才能成為現實。”他補充說，互操作性將來自于合作伙伴群體，他們正在解決規范不完整的風險。

這也提高了 FPGA 和 eFPGA 的吸引力，它們可以為現場硬件提供一定程度的定制和更新。“Chiplet 是真實存在的，” Flex Logix首席執行官 Geoff Tate 說道。“目前，一家制造兩個或更多芯粒的公司比一家制造幾乎沒有良率的接近光罩尺寸芯片的公司更經濟。Chiplet 標準化似乎還很遙遠。甚至 UCIe 還沒有一個固定的標準。并非所有人都同意 UCIe、裸片測試以及當集成封裝無法工作時誰負責問題等。我們確實有一些客戶使用或正在評估 eFPGA 的接口，這些接口的標準不斷變化，例如 UCIe。他們現在就可以實現芯片，并使用 eFPGA 來適應以后的標準變化。”

還有其他支持芯粒的努力，盡管出于一些不同的原因——尤其是設備擴展成本的上升以及需要將更多功能集成到芯片中，而芯片在最先進的節點上受到標線的限制。但這些努力也為汽車領域的芯粒鋪平了道路，并且有強大的行業支持來實現這一切。例如，在 SEMI、ASME 和三個 IEEE 協會的贊助下，新的異構集成路線圖 (HIR) 著眼于各種微電子設計、材料和封裝問題，為半導體行業制定路線圖。他們當前的重點包括 2.5D、3D-IC、晶圓級封裝、集成光子學、MEMS 和傳感器以及系統級封裝 (SiP)、航空航天、汽車等。

在最近舉行的 2023 年異構集成全球峰會上，來自 AMD、應用材料、日月光、泛林集團、聯發科、美光、Onto Innovation、臺積電等公司的代表都展示了對 Chiplet 的大力支持。另一個支持 Chiplet 的組織是Chiplet Design Exchange (CDX) 工作組，它是開放域特定架構(ODSA) 和開放計算項目基金會 (OCP) 的一部分。Chiplet Design Exchange (CDX) 章程重點關注 Chiplet 和 Chiplet 集成的各種特性，包括 2.5D 堆疊和 3D 集成電路 (3D-IC) 的電氣、機械和熱設計交換標準。其代表包括Ansys、Applied Materials、Arm、Ayar Labs、Broadcom、Cadence、Intel、Macom、Marvell、Microsemi、NXP、Siemens EDA、Synopsys等。

“汽車公司對每個芯粒功能的要求仍處于劇變狀態，”西門子的Fritz指出。“一個極端有這些問題，另一個極端也有這些問題。這是最甜蜜的地方。這就是所需要的。這些是可以開展此類工作的公司類型，然后你可以將它們組合在一起。那么這個互操作性的事情就沒什么大不了的了。OEM 可能會說“我必須處理所有可能性”，從而使事情變得過于復雜。另一種選擇是，他們可能會說，‘這就像高速 PCIe 一樣。如果我想從一個人到另一個人進行溝通，我已經知道該怎么做。我有運行我的操作系統的驅動程序。這將解決很多問題，我相信這就是最終的結果。”

通用芯粒開發的一種途徑？

展望未來，芯粒將成為汽車和芯片行業的焦點，這將涉及從芯粒 IP 到內存互連以及定制選項和限制的一切。

例如，瑞薩電子于 2023 年 11 月宣布了其下一代 SoC 和 MCU 的計劃。該公司瞄準了汽車數字領域的所有主要應用，包括有關其第五代 R-Car SoC 的最新信息，該 SoC 面向高性能應用，采用先進的封裝內芯粒集成技術，旨在為汽車工程師提供更大的定制靈活性他們的設計。

瑞薩指出，如果高級駕駛輔助系統（ADAS）需要更高的人工智能性能，工程師將能夠將人工智能加速器集成到單個芯片中。該公司表示，這一路線圖是在與一級和 OEM 客戶多年的合作和討論之后制定的，這些客戶一直呼吁找到一種在不影響質量的情況下加速開發的方法，包括在硬件可用之前就設計和驗證軟件。

“由于對增加按需計算的需求不斷增長，以及對未來汽車更高水平自主性的需求不斷增長，我們看到了未來幾年單片解決方案擴展和滿足市場性能需求方面的挑戰，” 瑞薩電子 SoC 業務與戰略高級總監Vasanth Waran說。“Chiplet 使計算解決方案能夠擴展并超越市場需求。”他指出

瑞薩電子宣布計劃從 2025 年開始創建專門針對汽車市場的基于芯粒的產品系列。

標準接口允許 SoC 定制

目前尚不完全清楚標準處理器（這是當今使用大多數芯粒的地方）與為汽車應用開發的芯粒之間會有多少重疊。但隨著這項技術轉移到新市場，基礎技術和發展肯定會相互促進。

Synopsys IP 加速解決方案組高級產品經理 David Ridgeway 表示：“無論是 AI 加速器還是 ADAS 汽車應用，客戶都需要標準接口 IP 塊。” “圍繞 IP 定制要求提供經過充分驗證的 IP 子系統以支持客戶 SoC 中使用的子系統組件非常重要。當我說定制時，您可能沒有意識到在過去 10 到 20 年的時間里，在 PHY 端和控制器端，可定制的 IP 已經變得多么可定制。例如，PCI Express 已經從 PCIe Gen 3 發展到 Gen 4，再到 Gen 5，現在又發展到 Gen 6。控制器可配置為支持更小鏈路寬度的多種分叉模式，包括 1 個 x16、2 個 x8 或 4 個 x4。我們的子系統 IP 團隊與客戶合作，確保滿足所有定制要求。

對于人工智能應用，信號和電源完整性對于滿足其性能要求極其重要。幾乎我們所有的客戶都在尋求挑戰極限，以實現盡可能最高的內存帶寬速度，以便他們的 TPU 每秒可以處理更多的事務。每當應用程序是云計算或人工智能時，客戶都希望獲得最快的響應速度。”

進入最后階段將是最困難的，并且需要進行重大改變。為了確保互操作性，汽車生態系統和供應鏈中足夠多的部分必須聚集在一起，包括硬件和軟件開發商、代工廠、OSAT 以及材料和設備供應商。

圖 1：包括處理器、數字、PHY 和驗證的 IP 模塊可幫助開發人員實現整個 SoC

優化 PPA 的最終目標是提高效率，這使得芯粒在汽車應用中特別有吸引力。當UCIe成熟時，預計整體性能將呈指數級提升。例如，UCIe 在標準封裝中可以提供 28 至 224 GB/s/mm 的海岸線帶寬（shoreline bandwidth ），在高級封裝中可以提供 165 至 1317 GB/s/mm 的海岸線帶寬。這意味著性能提高了 20 至 100 倍。將延遲從 20 納秒降低到 2 納秒代表著 10 倍的改進。另一個優點是功率效率提高了約 10 倍，分別為 0.5 pJ/b（標準封裝）和 0.25 pJ/b（高級封裝）。關鍵是盡可能縮短接口距離。

為了優化芯粒設計，UCIe 聯盟提供了一些建議：

仔細規劃考慮架構切割線（即芯粒邊界），優化功耗、延遲、硅面積和 IP 重用。例如，定制一個需要前沿工藝節點的芯粒，同時在舊節點上重復使用其他芯粒可能會影響成本和時間；

需要針對封裝熱封套、熱點、芯粒布局以及 I/O 布線和分線規劃熱和機械封裝約束；

需要仔細選擇工藝節點，特別是在相關的電力傳輸方案的背景下；

需要預先制定芯粒和封裝/組裝部件的測試策略，以確保在芯粒級測試階段發現硅問題，而不是在將它們組裝到封裝中之后；

結論

標準化芯片間接口的想法正在迅速流行，但實現這一目標的道路需要時間、精力以及很少相互交流的公司之間的大量協作。制造一輛汽車需要一個確定的汽車制造商。使用芯粒構建車輛需要整個生態系統，其中包括開發商、代工廠、OSAT 以及材料和設備供應商的共同合作。

汽車原始設備制造商是整合系統和尋找創新方法來削減成本的專家。但仍有待觀察的是，他們能夠如何快速、有效地構建和利用可互操作芯粒生態系統，以縮短設計周期、改善定制化，并適應前沿技術在完全設計和測試時可能已經過時的世界，并提供給消費者。

審核編輯：黃飛

?