隨著近年來半導體先進工藝向3nm、2nm不斷演進，一直以來行業發展仰仗的摩爾定律開始放緩甚至停滯，通過提升晶體管密度來提高芯片性能開始遇到瓶頸。早些年Marvell提出的模塊化芯片架構概念，變身Chiplet，重新被行業重視起來。

Chiplet實際上是一種硅片級別的IP復用，將不同功能的IP模塊集成，再通過先進封裝技術將彼此互連，最終成為集成為一體的芯片組。這種像拼接樂高積木一樣，用封裝技術將不同工藝的功能模塊整合在一顆芯片上的方式，在提升性能的同時還能降低成本和提高良率。

盡管在2018年，AMD已將CPU、GPU等部件分成更小的組件組合成SoC，并成功將Chiplet技術應用于商業化產品中，但在當時，整個行業尚未建立起關于Chiplet芯片設計、互聯和接口的統一標準，例如涵蓋裸片間的完整接口堆棧，以及傳統封裝過渡到2.5D封裝的標準。因此，Chiplet技術在大范圍應用發展上受到了一定限制。

直到2022年，UCIe（Universal Chiplet Interconnect Express）產業聯盟的成立，提供開放的Chiplet互連協議UCIe 1.0，才在芯片封裝層面和接口堆棧層面確立了互聯互通的統一標準。

圖自：UCIe

雖然UCIe成立后不久，芯耀輝、芯原等就成為首批加入的中國企業，但也有人擔心UCIe標準中明確支持的CXL和PCIe互聯協議，均由英特爾提出和創建，一旦在標準上被“卡脖子”，是否會影響到中國Chiplet技術的發展？

Chiplet在中國落地還面臨哪些挑戰？

其實國內也一直在嘗試建立自己的Chiplet生態。2021年5月，國內Chiplet組織——中國計算機互連技術聯盟（CCITA）在工信部立項了《小芯片接口總線技術要求》，由中科院計算所、工信部電子四院和國內多家廠商合作展開標準制定工作。

“芯耀輝不僅有基于最新UCIe標準的IP產品，2022年下半年，還作為重點貢獻企業加入CCITA承接國家科技部的重點專項，參與了中國小芯片（Chiplet）原生技術標準的制定。其中接口IP部分，我們是唯一一家作為實施落地推動的廠商。”在第三屆中國集成電路設計創新大會暨IC應用博覽會高峰論壇（ICDIA 2023）上，芯耀輝科技有限公司董事長曾克強在接受《電子工程專輯》等媒體采訪時說到。

2022年12月，中國首個由中國企業和專家主導制訂的Chiplet技術——《小芯片接口總線技術要求》團體標準（T/CESA 1248-2023）正式向世界發布，并在今年2月，由中國電子工業標準化技術協會審訂后正式實施。談到這項中國原生的Chiplet標準，曾克強認為要實現落地面臨幾個挑戰：

一、純技術的挑戰。把一顆芯片拆分成多個小芯片，通過接口在物理上和功能上將這些小芯片完全串聯配合起來，需要大量高規格的接口IP，確保各個芯片之間的連接接口，確保高速數據傳輸和低延遲、解決熱管理和功耗分配問題。

二、整個產業鏈協同的挑戰。Chiplet標準的落地，需要從EDA供應商、IP廠商到生產制造和先進封裝，整個生產鏈的配合，如果整個產業鏈發展不是齊頭并進，任何一處的短板都可能導致到無法整體落地實施。

三、需要制定適合中國產業鏈的統一互聯標準。盡管UCIe的標準被提出，但完全套用UCIe的標準并不能使Chiplet在國內得到快速、有效落地。當前，國內亟需Chiplet技術來突破先進工藝的限制，因此需要制定更符合國內廠商訴求的本土標準。然而，要讓Chiplet技術在國內實際應用，仍然需要克服眾多挑戰并走很長的發展道路。

UCIe和中國的Chiplet標準有什么不同？

簡單來說，國內目前更需要的技術是“使用相對不那么先進的工藝，把芯片性能跑到極致。”曾克強說到，曾經業界對于集成電路的創新實際上相當簡單粗暴，就是工藝迭代推動著往前走，每一代芯片的極限性能能夠做到多少，主要是靠工藝。“但工藝本身的發展趨緩，國內面臨著獲取先進工藝的困境，就更需要Chiplet技術來挖掘成熟工藝的潛能。”

UCIe在標準組成上，主要由D2D（Device to Device）協議層（Protocol Layer）、適配層、物理層（含封裝）組成，我國的《小芯片接口總線技術要求》（CCITA）也有類似的組成，由鏈路適配層、物理層、協議層及封裝組成。兩個標準的關鍵區別在于以下兩點，UCIe只定義了并口，CCITA的Chiplet標準既定義了并口，也定義了串口，兩者的協議層自定義數據包格式也不同，但其標準與UCIe兼容，可直接使用已有生態環境。在封裝層面，UCIe支持英特爾先進封裝、AMD封裝，CCITA定義的Chiplet標準不僅可以滿足國際先進封裝要求，最主要地，它采用國內可實現的封裝技術，從而更好地適應本土市場的需求。

中國計算機互連技術聯盟（CCITA）秘書長郝沁汾曾對媒體表示，我國的標準更加符合國情。UCIe在D2D組成的芯片中，加入了一種叫retimer的功能芯片定義，它負責把信號由并行轉成串行，然后以更高速度傳送到較遠的地方，以滿足較長距離的連接需求。國內《小芯片接口總線技術要求》則不包括這部分內容，而是一個純粹的D2D互連標準，在物理層，國內Chiplet標準同時支持并口和串口，串口的差分信號是一對線，可以把信號傳的比并口的單端信號更遠。如此能使國內某些加速器芯片廠商實現將相同的芯片直接通過串口差分信號接口互連，以拓展總體性能的目的。而UCIe只支持通過單端信號實現D2D短距離互連，或需搭配retimer達成較長距離互連，與國內廠商的現階段訴求不一致。

圖自：中國計算機互連技術聯盟

曾克強表示，國內Chiplet標準既支持像臺積電CoWoS等先進封裝方式，也支持國內能做到的封裝方法，以確保多樣化的選擇。

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同樣是接口IP，芯耀輝有什么不同？

據曾克強介紹，芯耀輝目前員工人數已接近400人，在接口IP方面是國內不折不扣的龍頭企業，相關IP產品和服務也已獲得眾多客戶量產使用。雖然目前國內接口IP市場競爭比較激烈，但他認為，芯耀輝和其他公司還是有很大不同的，主要體現在以下幾點：

第一，大量頭部客戶的認可。先進工藝接口IP之前基本由新思科技和Cadence這樣的國外大廠壟斷，國內能做到40、28nm及以下工藝的接口IP較少。芯耀輝成立后僅用三年時間，2022年就推出大量自研先進工藝IP產品推向市場，據悉國內很多頭部芯片廠商都已采用，部分已經實現流片，并且測試結果良好。

第二，IP領域的主要競爭力是產品系列（Portfolio）全面性。全套產品指的不僅僅是功能的實現，由于接口IP采用國際標準，所有公司對產品的功能定義都類似，但在性能參數上并是不每家公司都能做到比肩國際大廠。具體來說，在DDR3/4、USB2.0、PCIe3等相對較老的標準上，國內有不少IP公司能做，差異化不大；“但在最新的DDR5、PCIe5、32G SerDes、UCIe標準上，國內市場基本只有我們一家實現了國產先進工藝平臺最全的IP覆蓋，DDR5/4 PHY IP在相關工藝上更是超越了全行業最高速率。”他說到。

第三，兼容性和可靠性。同一款IP用在不同的芯片產品上能否幫助客戶一次量產成功，曾克強認為是最重要的。“商業化的IP公司不能只做某個芯片應用的專用型IP，而要同時支持各種不同的芯片應用，并且在各種極限使用情況下都具備很好的兼容性和可靠性，幫助客戶芯片成功量產，才是高質量的標準IP產品，這就考驗研發人員的經驗了。”這類經驗往往不是IP研發人員在辦公室自己“閉門造車”出來的，還需要通過大量Corner case、應用Case、客戶和市場反饋等，不斷打磨迭代后累積而成。

“這正是芯耀輝的強項，我們的核心團隊曾經在新思科技、紫光展銳、海思、高通等大廠工作過，具備十幾二十年的應用經驗。”曾克強說到，“目前國內專注做接口IP的廠商大概有兩三家，芯耀輝可以說是這些廠商中產品Portfolio最全的一家，與其他家的身位已經大幅拉開。”

在幫助客戶做好兼容性方面，曾克強以當前最熱、也最復雜的車規級芯片為例，“目前芯耀輝已經成功研發了符合車規工藝平臺的全套車規級IP。今年6月，國際公認的檢驗、測試和認證機構SGS正式向芯耀輝頒發了ISO 26262:2018半導體功能安全ASIL D流程認證證書。這標志著芯耀輝已經按照ISO 26262:2018版標準要求，建立起完全符合功能安全最高“ASIL D”級別的產品開發和管理流程體系，達到國際先進水平。在可靠性方面，芯耀輝的車規級接口IP產品還通過了AEC-Q100車規級可靠性的嚴格認證，這進一步證明了其在高性能、高可靠、高安全的車規級IP產品及解決方案方面的卓越實力。”值得透露的是，許多國內車規芯片廠商目前也紛紛選擇采用芯耀輝的接口IP，這充分證明了他們在行業中的實力與認可。