最近兩天經(jīng)常看到Chiplet這個(gè)詞，以為是什么新技術(shù)呢，google一下這不就是幾年前都在提的先進(jìn)封裝嗎。最近資本市場(chǎng)帶動(dòng)了芯片投資市場(chǎng)，和chiplet有關(guān)的公司身價(jià)直接飛天。帶著好奇今天扒一扒chiplet是什么：

Chiplet的概念其實(shí)很簡(jiǎn)單，就是硅片級(jí)別的重用。從系統(tǒng)端出發(fā)，首先將復(fù)雜功能進(jìn)行分解，然后開(kāi)發(fā)出多種具有單一特定功能、可相互進(jìn)行模塊化組裝的裸芯片，如實(shí)現(xiàn)數(shù)據(jù)存儲(chǔ)、計(jì)算、信號(hào)處理、數(shù)據(jù)流管理等功能，并最終以此為基礎(chǔ)，建立一個(gè)Chiplet的芯片網(wǎng)絡(luò)。

chiplet就是把不同功能的裸芯片，也就是常說(shuō)的Die，通過(guò)某些渠道或者介質(zhì)對(duì)接封裝起來(lái)，也就是Die-to-Die的技術(shù)。

常規(guī)的半導(dǎo)體芯片一般都是2D平面工藝，一層膜，一層圖案，一層介質(zhì)實(shí)現(xiàn)特定功能，最終形成具備一些功能的芯片。后來(lái)芯片為了實(shí)現(xiàn)集成度更高，就會(huì)在一個(gè)Die上設(shè)計(jì)多個(gè)模塊功能，有負(fù)責(zé)計(jì)算的部分，通常是數(shù)字電路，也要設(shè)計(jì)負(fù)責(zé)I/O的部分，通常是模擬電路。這些模塊都在同一片die上面設(shè)計(jì)好，因此芯片面積都比較大。同時(shí)為了追求芯片性能，大家都想采用先進(jìn)制程，5nm、3nm、1nm，越小越好。但是越小制程難度越大，成本太高，再加上美國(guó)作梗，不是所有人都可以用得上5nm。

其實(shí)對(duì)于芯片，數(shù)字電路采用先進(jìn)制程可以明顯提高運(yùn)算性能，但是模擬電路采用先進(jìn)制程性能提升并不大，有點(diǎn)浪費(fèi)。

因此就可以想，把本來(lái)一個(gè)大的die，切割成兩塊或者多塊。數(shù)字電路部分采用新制程，模擬電路采用老制程，這樣既簡(jiǎn)化了設(shè)計(jì)步驟，又提高了先進(jìn)制程的利用率，I/O模塊也更經(jīng)濟(jì)。

另外采用chiplet降低了單位面積內(nèi)的芯片設(shè)計(jì)量，可以適當(dāng)減少芯片集成度，我的理解是采用14nm的工藝制程說(shuō)不定可以干5nm的事情。

明白了為什么采用chiplet，但是如何用chiplet，就需要die和die之間的互聯(lián)了。和我們做電路一樣的，芯片之間的互聯(lián)也需要協(xié)議，特別是對(duì)于這種先進(jìn)封裝，并沒(méi)有行業(yè)規(guī)定，每個(gè)芯片廠家設(shè)計(jì)的金屬對(duì)接口位置可能都不同，因此急需一個(gè)標(biāo)準(zhǔn)的出臺(tái)。

2022年三月份出現(xiàn)的UCIe， 即Universal Chiplet Interconnect Express，是Intel、AMD、ARM、高通、三星、臺(tái)積電、日月光、Google Cloud、Meta和微軟等公司聯(lián)合推出的Die-to-Die互連標(biāo)準(zhǔn)，其主要目的是統(tǒng)一Chiplet（芯粒）之間的互連接口標(biāo)準(zhǔn)，打造一個(gè)開(kāi)放性的Chiplet生態(tài)系統(tǒng)。UCIe在解決Chiplet標(biāo)準(zhǔn)化方面具有劃時(shí)代意義。

到目前為止，已經(jīng)成功商用的Die-to-Die互連接口協(xié)議多達(dá)十幾種，主要分為串行接口協(xié)議和并行接口協(xié)議。比較而言，串行接口一般延遲比較大，而并行接口可以做到更低延遲，但也會(huì)消耗更多的Die-to-Die互連管腳；而且因?yàn)橐M量保證多組管腳之間延遲的一致，所以每個(gè)管腳不易做到高速率。

UCIe 成員分為三個(gè)級(jí)別：發(fā)起人、貢獻(xiàn)者和采用者。發(fā)起人由董事會(huì)組成并具有領(lǐng)導(dǎo)作用。貢獻(xiàn)者和發(fā)起者公司可以參與工作組，而采用者只能看到最終規(guī)范并獲得知識(shí)產(chǎn)權(quán)保護(hù)。

貢獻(xiàn)者成員名單如下：

董事會(huì)成員有：

但是chiplet也有一些難度，切成小die之后的封裝工作會(huì)加倍，精度和具體工藝都需要更精密的儀器設(shè)備來(lái)保證，估計(jì)又會(huì)被歐美日國(guó)家把控著。

做成芯片后的測(cè)試和原有芯片均不同，疊加后的芯片就像一個(gè)黑匣子一樣，不容易查找測(cè)試異常。

另外EDA設(shè)計(jì)軟件也要跟上，國(guó)內(nèi)的設(shè)計(jì)軟件目前很難做好這一塊的。

不過(guò)對(duì)于國(guó)內(nèi)半導(dǎo)體行業(yè)也是機(jī)遇，畢竟卡脖子問(wèn)題不解決，也不能做先進(jìn)制程，不能閑著不是。

審核編輯 ：李倩