隨著摩爾定律的放緩，Chiplet成為持續提高SoC集成度和算力的重要途徑。目前業內已有多家企業發布了基于Chiplet技術的芯片，Chiplet儼然已成為各芯片廠商進入下一個關鍵創新階段，并打破功率-性能-面積（PPA）天花板的一個絕佳技術選擇。

所謂Chiplet，可將不同功能的裸片（Die）通過2D或2.5D/3D的封裝方式組裝在一起，其好處是不同功能的Die可以采用不同的工藝制造，然后以異構的方式集成在一起。但是到目前為止，實現Chiplet架構一直非常困難。為了做到這一點，采用這一技術的早期廠商已將單片式芯片設計方法應用于內部定義的設計與驗證流程，并開發了自己的接口技術。但是，非聚合Die市場（即具備類似即插即用的靈活性及互操作性）的發展離不開行業標準和生態系統。通用Chiplet互連技術（UCIe）規范可以實現Chiplet的可定制與封裝級集成，可以說是Chiplet發展前路的一大助推劑，UCIe正在幫助我們迅速緊跟這種面向先進應用的全新設計方式。

Chiplet技術為何騰飛？

隨著對芯片性能的要求日益提高，需要在更小的空間里集成更多的晶體管，SoC的尺寸正在接近芯片制造的上限。傳統的單片SoC變得太大且成本過高，無法通過先進設計進行生產，并且良率風險也隨之攀升。而Chiplet技術將SoC組件分開制造，再封裝到一起，則可以降低成本，減少浪費，并大大改善可靠性。 除了支持不同功能的組件選用不同工藝節點外，Chiplet架構還允許將數字、模擬或高頻工藝的不同裸片集成到一起，甚至可以在設計中加入高度密集的3D內存陣列，即高帶寬內存（HBM）。

假設您需要開發一部設備，該設備的I/O接口（如以太網接口等）可能并不需要最前沿的工藝。按照Chiplet技術的思路，您可以在一個細化的層面以“形式遵循功能”的思路優化PPA，如果在不同的設備上使用的I/O子系統是一樣的，還可以一次性制造所有I/O接口，從而借助生產規模獲得更低成本。相比之下，如果整個SoC都位于同一裸片上，無論功能如何，I/O接口都要與您最先進的功能采用相同的工藝，除了制作成本增加外，一旦設計中的某個組件出現故障，就會導致整體失效。

規模和模塊化所帶來的靈活性，也將幫助您應對不斷縮小的上市時間窗口。具有標準功能的裸片可以混合并匹配，即獲得一種硬IP，從而讓您的工程人才專注于設計的差異化因素，以加快產品上市速度。 雖然上面的方式聽起來十分理想，但各個獨立的裸片在帶寬、互操作性和數據完整性方面具有很大差異，目前只有那些擁有足夠資源來支持裸片間定制互連開發的大公司才會采用這種技術。但是隨著這種更前沿設計方法的普及，裸片間的互連在本質上已經與互操作性相抵觸。 盡管存在這些挑戰，預計到2024年，Chiplet市場的規模將增長至500億美元；而UCIe則是這一增長的關鍵推動力。

UCle為何成為Chiplet設計的首選標準？

其實為了應對Chiplet設計中所面臨的挑戰，行業出現了幾種不同的標準。但是UCIe是唯一具有完整裸片間接口堆棧的標準，其他標準都沒有為協議棧提供完整裸片間接口的全面規范，大多僅關注在特定層。而且UCIe支持2D、2.5D和橋接封裝，預計未來還會支持3D封裝。 UCIe不僅能滿足大部分每引腳8Gbps至16Gbps的設計，還能滿足從網絡到超大規模數據中心等高帶寬應用中每引腳32Gbps的設計；換言之，該標準將滿足當前和未來的帶寬發展。UCIe有兩種不同的封裝類型：

用于先進封裝的UCIe，如硅襯墊、硅橋或再分配層（RDL）扇出

用于標準封裝的UCIe，如有機襯底或層壓板

UCIe堆棧本身擁有三層：

最上端的協議層通過基于流量控制單元（FLIT）的協議實現，確保最大效率和降低延遲，支持最流行的協議，包括PCI Express（PCIe）、Compute Express Link（CXL）和/或用戶定義的流協議。

第二層用于對協議進行仲裁與協商，以及通過裸片間適配器進行連接管理?；谘h冗余檢查（CRC）和重試機制，該層還包括可選的錯誤糾正功能。

第三層為物理層（PHY），規定了與封裝介質的電氣接口，是電氣模擬前端（AFE）、發射器和接收器以及邊帶通道允許兩個裸片之間進行參數交換與協商的層級。邏輯PHY實現了連接初始化、訓練和校準算法，以及測試和修復功能。

▲圖：UCIe協議棧示意圖

EDA廠商推動UCle的發展

作為EDA和IP解決方案的領導者，新思科技已成為UCIe的成員之一，我們期待著未來對UCIe規范做出貢獻，與廣大UCIe的支持者們積極推動構建健康的UCIe生態系統。為了簡化UCIe設計路徑，新思科技推出了完整的UCIe設計解決方案，包括PHY、控制器和驗證IP（VIP）：

PHY──支持標準和高級封裝選項，可采用先進的FinFET工藝，獲得高帶寬、低功耗和低延遲的裸片間連接。

控制器IP──支持PCIe、CXL和其它廣泛應用的協議，用于延遲優化的片上網絡（NoC）間連接及流協議；例如與CXS接口和AXI接口的橋接。

VIP──支持全棧各層的待測設計（DUT）；包括帶有/不帶有PCIe/CXL協議棧的測試平臺接口、用于邊帶服務請求的應用編程接口（API），以及用于流量生成的API。協議檢查和功能覆蓋位于每個堆棧層和信令接口，實現了可擴展的架構和新思科技定義的互操作性測試套件。

新思科技的解決方案不僅帶來了穩健、可靠的裸片間連接，并具有可測試性功能，可用于已知良好的裸片，和用于糾錯的CRC或奇偶校驗。它將使芯片設計企業能夠在Die間建立無縫互連，實現最低的延遲和最高的能效。

對于Chiplet設計，由于多個流協議而增加的有效載荷可能需要數天甚至數月的時間來實現仿真，從而限制了其實用性。對此，新思科技還推出了UCIe的驗證IP，用戶需要首先創建各種單節點和多節點模型，模擬這些簡化的系統以檢查數據的完整性。利用新思科技 ZeBu仿真系統在具有多協議層的更高級別系統場景中進行測試，然后再使用新思科技 HAPS原型驗證系統進行原型設計。也就是說，新思科技的驗證IP從模型到仿真、模擬，再到原型驗證，確保了芯片投產前的無縫互操作性。

在摩爾定律逼近極限的今天，Chiplet的發展已是大勢所趨，不過其前路仍然面臨著不少挑戰，需要產業界各個產業鏈的廠商支持，才能最終迎來其發展騰飛。