UCIe 是唯一為芯片到芯片接口定義完整堆棧的規范。

在過去幾年中，專用 IC 以及高性能 CPU 和其他復雜 IC 的設計遇到四個問題。

第一，芯片尺寸變得如此之大，以至于它們可以填滿整個掩模掩模版，這可能會限制未來的增長。第二，大芯片尺寸會影響制造良率，通常會導致大芯片的收益遞減（制造良率降低）。第三，大型單片芯片的功耗也已達到臨界水平，必須降低功耗以避免熱問題。第四，需要將不同的技術與用于數字內核的先進工藝相結合——非易失性存儲器、模擬和射頻功能、高壓驅動器、

為了應對這些挑戰，設計人員已經開始分解他們的芯片設計，將大芯片拆分為現在稱為小芯片的較小裸片。然而，其中存在另一個問題——在小芯片尺寸、接口和通信協議方面缺乏標準化。這反過來又限制了設計靈活性以及混合和匹配來自多個供應商的小芯片的能力。

Synopsys 產品營銷經理 Manuel Mota 解釋說，為了解決其中的一些問題，最近推出的通用 Chiplet Interconnect Express (UCIe) 規范大大簡化了設計人員制作可定制的多芯片系統封裝級集成的工作解決方案組。

Mota 預計該規范將有助于為 SoC 創新的新時代建立一個強大的生態系統。除了支持在不同工藝節點上制造的不同小芯片，每個小芯片都針對每個特定功能進行了優化，多芯片架構還允許集成來自數字、模擬或高頻工藝的芯片。設計人員還可以將 3D 高密度存儲器陣列（例如高帶寬存儲器 (HBM) 芯片堆棧）整合到 2D、2.5D 或 3D 封裝配置中。

盡管 UCIe 規范剛剛推出，但在 UCIe 之前已經有幾個不同的標準可以解決多芯片系統的挑戰。OIF 超短距離 (XSR)、開放計算項目線束 (BOW) 和 OpenHBI (OHBI) 以及芯片聯盟高級接口總線 (AIB) 是 2D 和 2.5D 封裝類型的聯盟和標準。這些標準提供了帶寬與功率的權衡，主要側重于提供小芯片之間的傳輸連接。

UCIe 是唯一為芯片到芯片接口定義完整堆棧的規范。其他標準僅關注特定層，并且與 UCIe 不同，不為協議棧的完整裸片到裸片接口提供全面的規范。正如 Mota 解釋的那樣，Synopsys 期待我們未來對 UCIe 規范的貢獻。與促進成員 AMD、Arm、日月光、阿里巴巴、谷歌、英特爾、Meta、微軟、NVIDIA、高通、三星和臺積電一起，Synopsys 希望積極幫助促進 UCIe 的健康生態系統。

UCIe 不僅可以適應當今每引腳 8 Gbps 到 16 Gbps 的大部分設計，而且還可以適應從網絡到超大規模數據中心的高帶寬應用的每引腳 32 Gbps 的設計。UCIe 由兩種封裝變體組成：用于高級封裝的 UCIe，例如硅中介層、硅橋或再分配層 (RDL) 扇出；和 UCIe 用于標準封裝，例如有機基板或層壓板。

UCIe 堆棧由三層組成。頂層協議層通過基于流控制單元（基于 FLIT）的協議實現確保最大效率并減少延遲，支持最流行的協議，包括 PCI Express (PCIe)、Compute Express Link (CXL) 和/或用戶定義的流媒體協議。第二層是對協議進行仲裁和協商的地方，以及通過 die-to-die 適配器進行鏈路管理的地方。第三層，PHY，指定與封裝媒體的電氣接口。這是電氣模擬前端 (AFE)、發射器和接收器以及邊帶通道允許兩個裸片之間進行參數交換和協商的地方。邏輯 PHY 實現鏈路初始化、訓練和校準算法以及測試和修復功能。

無論主要目標是高能效、高邊緣使用效率、低延遲，還是以上所有目標，UCIe 規范都有極具競爭力的性能目標。為Synopsys 提供了完整的 UCIe 解決方案，允許設計人員通過 PHY、控制器和驗證 IP (VIP)將規范付諸實踐 。

PHY 接口支持標準和高級封裝選項，可用于高級 FinFET 工藝，以實現高帶寬、低功耗和低延遲的芯片對芯片連接。控制器 IP 支持 PCIe、CXL 和其他廣泛使用的協議，用于通過流協議實現延遲優化的片上網絡 (NoC) 到 NoC 鏈路，例如，橋接到 CXS 接口和 AXI 接口。最后，用于 UCIe 的 Synopsys 驗證 IP (VIP) 在全堆棧的每一層都支持各種被測設計 (DUT)。VIP 包括帶/不帶 PCIe/CXL 協議棧的測試臺接口、用于邊帶服務請求的應用程序編程接口 (API) 和用于流量生成的 API。協議檢查和功能覆蓋在每個堆棧層和信令接口。

Synopsys 解決方案可實現穩健且可靠的裸片到裸片鏈接，具有可測試性功能，用于已知良好裸片和 CRC 或奇偶校驗以進行糾錯。它使設計人員能夠在裸片之間構建無縫互連，以實現最低延遲和最高能效。對于多芯片系統設計，由于多個流協議而導致的有效載荷增加可能需要數天甚至數月的時間進行模擬，從而限制了它的實用性。

為了驗證多芯片系統，設計人員可以首先創建各種單節點和多節點模型，模擬這些極簡系統以檢查數據的完整性。一旦測試了這些場景，設計人員就可以使用 Synopsys ZeBu 仿真系統在具有多協議層的更高級別的系統場景中進行測試，然后使用Synopsys HAPS 原型系統進行原型設計。使用驗證 IP 和其他協議驗證解決方案，從模型到仿真再到仿真再到原型設計的流程，將確保芯片前的無縫互操作性。

多芯片系統設計是使系統超越摩爾定律限制的絕佳選擇。有了它，設計人員可以實現更高水平的效率和性能，同時減少功耗和面積。UCIe 正在幫助快速跟蹤這種為高級應用程序設計的新方法。

編輯：黃飛