在2021年2月舉行的SPIE高級光刻會議上，應用材料的Regina發表了一個題為：“Module-Level Material Engineering for Continued DRAM Scaling”的演講。在演講中，Regina強調DRAM的微縮正在放緩，需要新的解決方案來繼續提高密度，見圖1。

圖1. DRAM節點和位密度趨勢。

?按照他們介紹，DRAM的微縮迎來了多個方面挑戰：

圖案化-如何創建越來越密集的圖案。

電容器–從圓柱體演變為柱狀結構，需要對高深寬比進行構圖。

電阻/電容–位線和字線需要提高電阻/電容才能提高訪問速度。

外圍（Peri）晶體管–從含氧化硅的多晶硅柵到高K金屬柵（HKMG）的演變。

圖2. DRAM擴展挑戰。

本文將重點討論圖案化和電容器。

電容器圖案化最近已經通過交叉自對準雙圖案化（ cross self-aligned double patterning：XSADP）完成，但現在正在發展為甚至更復雜的交叉自對準四重圖案化（ (XSADP) but is now evolving to even more complex ：XSAQP）。如三星所公開的，另一種選擇是間隔物輔助的圖案化，該圖案化可以使掩模上的孔密度增加3倍，但需要使孔尺寸相等的蝕刻。最近，EUV已開始被應用到DRAM的生產中。

作者指出，三星正在將EUV用于1z DRAM上，并且預計現在將EUV用于多層的1α DRAM上，SK Hynix也有望在今年推出其使用EUV***的1α DRAM。

然而，為DRAM實施EUV面臨以下幾個挑戰：

局部臨界尺寸均勻性（Local Critical Dimension Uniformity：LCDU），這種變化會改變電氣性能和蝕刻縱橫比。

孔尺寸– EUV對孔尺寸敏感，并且加工窗口狹窄。

薄抗蝕劑– EUV抗蝕劑非常薄，需要硬化。

薄沉積的使用可以使抗蝕劑硬化，厚沉積的使用可以縮小臨界尺寸（Critical Dimensions：CD）。在圖案頂部的空間選擇性沉積可以改善線邊緣粗糙度（Line Edge Roughness：LER）/線寬粗糙度（Line Width Roughness ：LWR），這是EUV圖案形成中的顯著缺點。參見圖3。

圖3.使用沉積的光致抗蝕劑改進。

對于有源區域縮放，EUV在大CD上存在缺陷問題，相反，您可以蝕刻小孔，然后使用精確的橫向蝕刻在一個方向上打開特征，從而縮小針尖到針尖的距離。該技術消除了CD與產量之間的折衷，并使ovals 具有更大的接觸焊盤面積，見圖4。

圖4.用于有源圖案的精密橫向蝕刻。

EUV的一個主要問題是狹窄的工藝窗口，可以接受可接受的隨機缺陷。定向蝕刻為過程設計提供了一個額外的knobs，如果過程窗口的中間已打開并橋接，則可以向具有橋接的窗口一側移動，然后使用定向蝕刻移除橋接，請參見圖5。

圖5.定向蝕刻以消除隨機缺陷。

當今的電容器間距極限大于40nm，這也是當前電容器圖案化的EUV極限。將來將需要更小的間距，并且工藝可變性需要提高30％以上，才能實現縮放，請參見圖6。

圖6.電容器縮放受變化的限制。

減少硬掩模厚度和提高蝕刻均勻性都是實現這一目標所必需的。

如今，非晶硅（a-Si）被用作硬掩模，將來摻雜的硅可以提供更好的選擇性，從而可以實現更薄的硬掩模，但會產生難以去除的副產物，見圖7。

圖7.用于電容器縮放的改進硬掩模。

用于硬掩模的摻雜硅的問題在于它需要特殊的蝕刻，下一代工藝使用高溫蝕刻。光刻膠用于對氧化物硬掩模進行圖案化；然后在高溫蝕刻機中使用氧化物硬掩模對摻雜的多晶硅硬掩模進行圖案化，最后將摻雜的多晶硅硬掩模用于蝕刻電容器。蝕刻和沉積步驟之間的逐級脈沖蝕刻切換允許對電容器的高速蝕刻進行激進的化學使用，請參見圖8。

圖8.改進的性能和生產率。

期望上述工藝創新能夠實現當前DRAM體系結構的持續微縮。

但從演講中我們看到，在3至5年后，我們將需要一種新的DRAM架構。當中涉及的一個有趣的選擇是3D化，將電容器從垂直結構變為堆疊的水平結構。

編輯：黃飛

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