摘??要：針對半導體工藝與制造裝備的發(fā)展趨勢進行了綜述和展望。首先從支撐電子信息技術(shù)發(fā)展的角度，分析半導體工藝與制造裝備的總體發(fā)展趨勢，重點介紹集成電路工藝設(shè)備、分立器件工藝設(shè)備等細分領(lǐng)域的技術(shù)發(fā)展態(tài)勢和主要技術(shù)挑戰(zhàn)。

在過去的20年中，個人計算機及手機的發(fā)展驅(qū)動半導體技術(shù)不斷進步，先后創(chuàng)造了互聯(lián)網(wǎng)時代和移動互聯(lián)網(wǎng)時代，當前，云計算、大數(shù)據(jù)、人工智能、5G、物聯(lián)網(wǎng)等成為新的發(fā)展熱點，正在掀起信息技術(shù)創(chuàng)新的新高潮。半導體工藝及制造裝備作為整個電子信息產(chǎn)業(yè)的基礎(chǔ)，為信息技術(shù)持續(xù)進步提供了發(fā)展動力。在集成電路方面，半導體工藝及制造裝備沿摩爾定律和超越摩爾定律2個方向發(fā)展，支撐了更高性能、更低功耗、更低成本、更高集成度的電子產(chǎn)品制造；在分立器件方面，半導體工藝及制造裝備不斷滿足以第三代半導體為代表的新材料、新器件制造需求。

本文面向信息產(chǎn)業(yè)技術(shù)發(fā)展趨勢，從集成電路工藝設(shè)備、分立器件制造設(shè)備2個方面對半導體工藝及制造裝備技術(shù)發(fā)展趨勢進行了綜述及展望。

1 應(yīng)用驅(qū)動工藝與裝備技術(shù)進步

1.1 摩爾定律持續(xù)演進

云計算、大數(shù)據(jù)、移動設(shè)備、物聯(lián)網(wǎng)等新一代信息技術(shù)對以邏輯器件、存儲器等為代表的集成電路性能、功耗、成本和集成度提出了更高的要求，推動摩爾定律持續(xù)演進，例如：云計算、大數(shù)據(jù)等高性能計算應(yīng)用側(cè)重于性能改善；移動設(shè)備、物聯(lián)網(wǎng)等應(yīng)用側(cè)重于性能改善、成本降低和能耗降低。

根據(jù)國際電子器件與系統(tǒng)技術(shù)路線圖（International Roadmap For Devices And Systems, IRDS），摩爾定律持續(xù)演進要求集成電路每兩到三年實現(xiàn)性能、功能、集成度和成本等方面的進步。在性能方面，工作電壓降低的情況下，工作頻率提升15%；在功耗方面，性能不變的情況下，開關(guān)能耗減少30%；在集成度方面，芯片面積減小30%；在成本方面，尺寸微縮的同時減少15%的芯片成本[1]。

為滿足集成電路性能演進的要求，集成電路制造工藝及裝備技術(shù)，尤其是集成電路前道工藝設(shè)備，包括***、刻蝕機、離子注入機、薄膜設(shè)備、擴散設(shè)備、化學機械平坦化設(shè)備（Chemical Mechanical Polishing, CMP）、電化學沉積設(shè)備（Electrochemistry Deposition, ECD）、濕法工藝設(shè)備等八大類設(shè)備制造能力將由當前的5 nm節(jié)點進一步推進發(fā)展，經(jīng)3 nm、2.1 nm、1.5 nm直至1 nm（等效）、0.7 nm（等效）節(jié)點。最主要的技術(shù)發(fā)展方向包括：極紫外（Extreme Ultraviolet, EUV）光刻設(shè)備、圍柵晶體管（Gate-All-Around, GAA）制備設(shè)備、設(shè)備智能化、450 mm（18英寸）晶圓設(shè)備等，越來越強調(diào)高精度、原子級加工等技術(shù)能力。

1.2 系統(tǒng)集成及超越摩爾定律

當前集成電路特征尺寸已經(jīng)向1 nm節(jié)點邁進，逐漸逼近物理極限，摩爾定律面臨失效，更加強調(diào)多功能集成的超越摩爾定律開始登上舞臺。一方面，Chiplet技術(shù)通過將復雜的片上系統(tǒng)（System on Chip, 縮寫為SoC）芯片拆分，以合適的制程完成“小芯片”制造，并在封裝層面完成系統(tǒng)集成，為復雜SoC芯片日益增加的成本控制和質(zhì)量控制問題提供了一種解決方案；另一方面，不同材料、結(jié)構(gòu)的器件往往具有獨特的功能優(yōu)勢，利用微電子工藝實現(xiàn)多種功能、不同材料器件的集成，使之成為能完成一定任務(wù)的系統(tǒng)芯片，稱為集成微系統(tǒng)，其在醫(yī)藥及可穿戴設(shè)備、汽車電子、移動設(shè)備、航天等領(lǐng)域已經(jīng)展現(xiàn)出了巨大的應(yīng)用潛力。

在系統(tǒng)集成及超越摩爾定律領(lǐng)域， DAPRA（美國國防部高級研究計劃局）先后發(fā)布了異構(gòu)集成（Diverse Accessible Heterogeneous Integration，簡稱DAHI，旨在建立基于硅襯底及CMOS工藝的多種材料及器件集成技術(shù)）項目、三維單片系統(tǒng)芯片（Three dimensional monolithic system on chip，簡稱3D SoC，旨在探索邏輯、存儲等功能在同一芯片上三維集成的技術(shù)）項目、以及正在執(zhí)行的CHIPS項目（旨在形成標準化的系統(tǒng)集成模塊、集成界面及相應(yīng)的產(chǎn)業(yè)生態(tài)系統(tǒng)），這些項目體現(xiàn)的技術(shù)發(fā)展需求主要包括：多功能組件的系統(tǒng)集成、3D集成及相關(guān)的標準化及生態(tài)建設(shè)工作[2]。

根據(jù)國際異質(zhì)集成技術(shù)路線圖（Heterogeneous integration roadmap，HIR）[3]，系統(tǒng)級封裝（System in package, 縮寫為SiP）、2.5D/3D集成以及晶圓級封裝（Wafer-level-package，縮寫為WLP）是集成電路后道封裝及微系統(tǒng)領(lǐng)域最重要的技術(shù)發(fā)展趨勢。其中SiP強調(diào)多功能組件的集成；2.5D/3D集成強調(diào)芯片在垂直方向的堆疊；WLP強調(diào)大量裸芯片在同一襯底上的一次性封裝成形。SiP、2.5D/3D集成、WLP的理念在實際應(yīng)用中可能交叉出現(xiàn)，三者的支撐工藝設(shè)備主要是芯片封裝設(shè)備，如減薄設(shè)備、鍵合設(shè)備（包括倒裝鍵合和引線鍵合）、劃切設(shè)備等，此外還包括基于光刻、刻蝕、薄膜等芯片硅通孔（Through-Silicon-Via，縮寫為TSV）制造的工藝設(shè)備等[3]。這些工藝設(shè)備技術(shù)發(fā)展需要適應(yīng)SiP、2.5D/3D集成及WLP工藝發(fā)展的需要，最主要的技術(shù)特征是前道設(shè)備的廣泛應(yīng)用和前后道技術(shù)的融合發(fā)展。

1.3 基于新材料的分立器件創(chuàng)新

如今隨著集成電路及集成微系統(tǒng)技術(shù)不斷進步，由于新材料體系帶來的優(yōu)越性能，分立器件具有獨特的生命力。

以HgCdTe和InAs/GaSb II類超晶格為代表的紅外器件材料，其材料體系的禁帶寬度對紅外區(qū)域可以有效覆蓋，是制造紅外探測器的理想材料，在醫(yī)療檢疫、視頻監(jiān)控、導航夜視及特殊領(lǐng)域廣泛應(yīng)用，特別是在非接觸式紅外測溫設(shè)備在檢疫防疫中發(fā)揮了不可替代的作用。

以GaN、SiC為代表的第三代半導體材料，禁帶寬度大、熱導率高、電子飽和遷移速率高、擊穿電場高，用其制作的器件相對于Si器件具有耐高壓、低功耗、高頻、小體積等優(yōu)勢：GaN微波射頻器件在5G通信領(lǐng)域需求顯著，也是下一代核心部件。GaN、SiC電力電子器件在以電動汽車、消費類電子、新能源、軌道交通等為代表的民用領(lǐng)域和以全電化艦船綜合電力系統(tǒng)和特殊環(huán)境應(yīng)用優(yōu)勢明顯。目前第三代半導體材料及器件已經(jīng)跨過了漫長的技術(shù)培育期，進入了快速的產(chǎn)業(yè)滲透及應(yīng)用推廣階段。

以AlN、Ga2O3、金剛石等為代表的超寬禁帶半導體材料，其高頻特性、高溫特性、功耗特性、耐壓特性相對第三代半導體材料更為優(yōu)越，是當前半導體技術(shù)研究的熱點前沿。

無論紅外器件設(shè)備、第三代半導體設(shè)備還是超寬禁帶半導體設(shè)備，其器件制造主要基于集成電路設(shè)備，工藝節(jié)點一般在微米量級，設(shè)備技術(shù)相對成熟。技術(shù)研究的重點主要在材料制備設(shè)備，以及針對具體材料特性對器件工藝設(shè)備的適應(yīng)性改造方面。主要技術(shù)特征包括新材料制備所需的新方法，如金剛石制備MPCVD法；以及更大尺寸單晶制備所需的溫場、流場控制等技術(shù)。

2?半導體工藝裝備現(xiàn)狀及發(fā)展趨勢

2.1集成電路工藝設(shè)備

2.1.1?前道工藝設(shè)備

2.1.1.1?總體發(fā)展態(tài)勢

集成電路前道工藝及對應(yīng)設(shè)備主要分八大類，包括光刻（***）、刻蝕（刻蝕機）、薄膜生長（PVD-物理氣相沉積、CVD-化學氣相沉積等薄膜設(shè)備）、擴散（擴散爐）、離子注入（離子注入機）、平坦化（CMP設(shè)備）、金屬化（ECD設(shè)備）、濕法工藝（濕法工藝設(shè)備）等。

集成電路前道工藝及設(shè)備的標志性指標為集成電路的特征尺寸，主要沿摩爾定律方向持續(xù)延伸，根據(jù)國際器件與系統(tǒng)技術(shù)路線圖IRDS（2021），集成電路前道關(guān)鍵工藝、器件結(jié)構(gòu)對應(yīng)的設(shè)備加工技術(shù)能力將由當前的5 nm、3 nm發(fā)展到2.1 nm、1.5 nm直至等效1 nm、0.7 nm技術(shù)節(jié)點，如表1所示。

表1集成電路邏輯器件技術(shù)路線圖[1]

近期（2021-2025）：FinFET晶體管結(jié)構(gòu)繼續(xù)延伸，由5 nm直至3 nm、2.1 nm節(jié)點。為進一步提升柵極控制能力，從3 nm節(jié)點開始， LGAA（Lateral gate-all-around，水平圍柵）結(jié)構(gòu)開始引入并逐漸替代FinFET結(jié)構(gòu)，相應(yīng)的制造設(shè)備應(yīng)該隨之進行技術(shù)迭代，支撐到這個制造節(jié)點的要求。

中期（2026-2030）：晶體管全面進入2.1 nm以下節(jié)點，根據(jù)IRDS（2021）規(guī)劃，2.1 nm和1.5 nm這兩個工藝節(jié)點預(yù)計將分別在2025年和2028年出現(xiàn)。LGAA晶體管結(jié)構(gòu)可以繼續(xù)支撐這兩個制造節(jié)點的要求，相關(guān)制造設(shè)備需要根據(jù)工藝特征尺寸縮小的要求做進一步提升。

遠期（2031-2035）：晶體管進入等效1 nm工藝節(jié)點和等效0.7 nm工藝節(jié)點，晶體管的工藝特征尺寸達到極限，多層垂直堆疊的LGAA晶體管結(jié)構(gòu)將成為下一步發(fā)展方向。單片三維堆疊工藝及設(shè)備技術(shù)將是這個階段的主要需求。

2.1.1.2?主要技術(shù)挑戰(zhàn)

（1）EUV光刻設(shè)備。光刻技術(shù)直接決定了集成電路的特征尺寸（光刻線寬與***曝光波長成正比，與成像系統(tǒng)數(shù)值孔徑呈反比），是摩爾定律演進的核心驅(qū)動力之一。傳統(tǒng)的193 nm***在經(jīng)歷了“浸沒式技術(shù)”及“多重曝光”兩次重要技術(shù)升級后，已經(jīng)大規(guī)模應(yīng)用在10 nm節(jié)點集成電路制造中。進入7 nm以下節(jié)點，雖然193 nm浸沒式光刻+多重曝光從技術(shù)上仍然可以滿足集成電路制造的需求，但工藝復雜度直線上升，造成了難以解決的良率和成本問題。因此，采用13.5 nm極紫外光源的EUV***成為7nm及以下集成電路大生產(chǎn)首要選擇，在7 nm節(jié)點，EUV光刻工藝步驟是193 nm浸沒式光刻的1/5，光刻次數(shù)是后者的1/3[4]。

當前EUV***已經(jīng)在產(chǎn)線批量應(yīng)用并支持7～5 nm節(jié)點的工藝制程要求。隨著摩爾定律繼續(xù)延伸，EUV光刻主要是按照兩個方向演進：一是由單重曝光（Single Patterning, SP）發(fā)展至雙重曝光（Double Patterning，DP）；另一個就是提高EUV數(shù)值孔徑（High-NA EUV）。根據(jù)IRDS光刻技術(shù)發(fā)展路線圖預(yù)測，在3 nm節(jié)點（2022年），集成電路大生產(chǎn)將采用雙重曝光EUV技術(shù)；在2.1 nm節(jié)點（2025年），集成電路大生產(chǎn)將采用高數(shù)值孔徑EUV技術(shù)，如表2所示。

當前ASML正在研發(fā)第二代EUV***，數(shù)值孔徑將由現(xiàn)在的0.33提升至0.5，同時不斷提升光源功率，預(yù)計量產(chǎn)時間為2024年，將支撐2025年之后集成電路制造的需求。

表2 光刻技術(shù)發(fā)展路線圖

（2）GAA（圍柵晶體管）制備設(shè)備。GAA（Gate-All-Around）晶體管將是繼FinFET后的下一代晶體管結(jié)構(gòu)。相對于FinFET的三面柵控結(jié)構(gòu)，GAA晶體管溝道為水平或垂直納米線，柵極四面環(huán)繞溝道，柵控能力更強，可以有效降低短溝道效應(yīng)[5]。GAA結(jié)構(gòu)預(yù)計于2022年3 nm節(jié)點開始導入集成電路大生產(chǎn)線，并于2025年2.1 nm節(jié)點成為主流器件結(jié)構(gòu)。

GAA晶體管結(jié)構(gòu)的引入和特征尺寸的進一步微縮，對集成電路制造工藝設(shè)備提出了更高的要求：離子注入機將更加強調(diào)共形摻雜（Comformal Doping）、薄膜和刻蝕工藝更加強調(diào)原子級的精度控制（ALD-原子層沉積、ALE-原子層刻蝕）、其他設(shè)備（如CMP、ECD、濕法工藝設(shè)備等）也需要做相應(yīng)調(diào)整，以滿足更高精度加工、非銅互聯(lián)材料、新型HKMG材料等方面的需求。下面就共形摻雜設(shè)備、原子層刻蝕設(shè)備、原子層沉積設(shè)備做詳細介紹。

共形摻雜的離子注入設(shè)備：晶體管采用三維結(jié)構(gòu)以后，對共形摻雜（各向同性的摻雜，各個方向上均勻摻雜）的要求不斷提升。傳統(tǒng)的離子注入設(shè)備中，離子通過加速電場加速注入晶圓，摻雜的定向性強，為滿足三維晶體管共形摻雜工藝的需求，離子注入設(shè)備有以下兩個發(fā)展方向：（1）進一步提升離子注入機的束線角度、束線形狀和注入劑量的控制能力，如應(yīng)用材料公司的VIISta900 3D系統(tǒng)；（2）采用等離子體浸沒式注入設(shè)備[6]，在一層貼合晶圓表面結(jié)構(gòu)的等離子體輔助下，實現(xiàn)各個方向的均勻摻雜，如應(yīng)用材料公司的VIISta PLAD系統(tǒng)。

原子層沉積（Atomic layer deposition, 縮寫ALD）和原子層刻蝕（Atomic layer etching, 縮寫為ALE）[7]：進入納米尺度以后，半導體制造對加工精度要求不斷提高。以IMEC的堆疊納米線GAA晶體管結(jié)構(gòu)為例，制備過程為：在襯底上沉積多層SiGe/Si超晶格結(jié)構(gòu)，完成Fin刻蝕后，通過選擇性刻蝕去除SiGe，釋放Si納米線，然后沉積高K介質(zhì)及金屬柵（置換式金屬柵工藝）；在此過程中，SiGe結(jié)構(gòu)刻蝕和納米線的釋放需要對實現(xiàn)對多層Si納米線之間SiGe的橫向精確去除，高K介質(zhì)及金屬柵的沉積需要在SiGe去除后的極小空間內(nèi)完成，以上工藝均需通過ALE和ALD設(shè)備實現(xiàn)。ALE和ALD技術(shù)可以以一種自我限制且有序的方式在原子尺度逐層去除/沉積材料，賦予人們原子尺度的精細加工能力。

（3）設(shè)備智能化。集成電路技術(shù)在賦能信息技術(shù)產(chǎn)業(yè)的同時，新一代信息技術(shù)也在促進集成電路產(chǎn)業(yè)的發(fā)展，推動其不斷邁向“智能制造”。集成電路制造設(shè)備智能程度不斷提升，將逐漸具備晶圓狀態(tài)追溯、先進工藝控制（缺陷監(jiān)測、工藝過程控制）、設(shè)備能耗管理、預(yù)測性排產(chǎn)、預(yù)測性維護和虛擬量測等功能。

要實現(xiàn)這些，除設(shè)備需要具有相應(yīng)的信息采集及決策執(zhí)行功能外，還需要產(chǎn)線信息系統(tǒng)的配合，單純從設(shè)備的角度，根據(jù)IRDS預(yù)測，設(shè)備將按照表3所示的技術(shù)路線圖發(fā)展，逐步支持智能化功能的實現(xiàn)。

表3?設(shè)備智能化技術(shù)路線圖[1]

（4）450 mm（18英寸）設(shè)備。在一次工藝過程中，更大的晶圓尺寸可以生產(chǎn)更多的芯片，可以顯著降低單顆芯片成本。晶圓尺寸不斷增大是集成電路產(chǎn)業(yè)一直以來的發(fā)展趨勢之一，由最初的100 mm (4英寸)、150 mm（6英寸），一直發(fā)展到今天的300 mm（12英寸，2001年引入，最早用于0.13 μm產(chǎn)線）。

2008年起，450 mm（18英寸）晶圓及其制造設(shè)備的生產(chǎn)被提上日程，初定于2012年組建18英寸試驗產(chǎn)線，2015年開始大生產(chǎn)線替代。目前450 mm （18英寸）大硅片及450 mm（18英寸）?設(shè)備接口標準早已完成，但是由于450 mm（18英寸）設(shè)備研發(fā)及晶圓廠建線耗資巨大，450 mm（18英寸）晶圓設(shè)備的應(yīng)用時間一再拖期。根據(jù)最新的IRDS技術(shù)路線圖，450 mm（18英寸）設(shè)備的大生產(chǎn)線替代時間已經(jīng)延后到了2025年之后。

2.1.2?后道工藝設(shè)備

2.1.2.1 總體發(fā)展態(tài)勢

由于摩爾定律逐漸接近其物理極限，為進一步追求速度、功耗、功能與制造成本的平衡，后道封裝更加強調(diào)封裝集成度、I/O引腳密度及功能集成度，因此SiP、2.52D/3D集成及WLP成為未來集成電路后道封裝工藝的發(fā)展重點。

當前最主要的封裝形式仍然為倒裝鍵合和引線鍵合，先進封裝（包括2.5D集成、Fan-out WLP/PLP等）已經(jīng)進入市場并占據(jù)一定市場份額，3D集成是當前技術(shù)研究熱點。2018年底，英特爾發(fā)布了首個商用3D集成技術(shù):FOVEROS混合封裝。

傳統(tǒng)的集成電路后道工藝設(shè)備主要包括：劃切設(shè)備、減薄設(shè)備、鍵合設(shè)備、測試分選設(shè)備等。SiP、2.5D/3D集成、WLP等先進封裝技術(shù)大量采用了前道工藝中的光刻、刻蝕、金屬化、平坦化等工藝設(shè)備，集成電路前后道工藝呈現(xiàn)融合發(fā)展的態(tài)勢。集成電路后道工藝設(shè)備的發(fā)展需要滿足未來SiP、2.5D/3D集成、WLP等先進封裝技術(shù)發(fā)展的需求。

2.1.2.2 主要技術(shù)挑戰(zhàn)

（1）超薄晶圓減薄及劃切設(shè)備。代工廠出廠的硅晶圓厚度一般為0.7～0.8 mm，為保證芯片小尺寸封裝的要求，硅晶圓在封裝中一般需要通過背面研磨/拋光過程進行減薄。當前大生產(chǎn)中引線鍵合芯片的減薄工藝可達30?μm，倒裝芯片的減薄工藝一般在50?μm左右，晶圓減薄設(shè)備已經(jīng)相對成熟，可以支持直到2030年的減薄工藝需求[3]。

超薄晶圓劃切可能導致芯片的卷曲和碎裂，傳統(tǒng)的機械劃切和激光劃切在劃切質(zhì)量和成本等方面都面臨著極大的挑戰(zhàn)。一種新興的等離子體劃切技術(shù)近年來逐漸受到關(guān)注：等離子體劃切技術(shù)與干法刻蝕技術(shù)相近，利用等離子體物理轟擊和化學反應(yīng)在硅片表面形成深而細的溝槽，從而達到分割芯片的目的。相對于傳統(tǒng)劃切技術(shù)，等離子體劃切具有三大優(yōu)點：一是芯片側(cè)壁無損傷，沒有應(yīng)力導致的芯片彎曲；二是可以實現(xiàn)多條線的批量劃切，減少工藝時間；三是劃切通道窄，減少材料損失。

（2）引線鍵合設(shè)備。目前，引線鍵合仍然是主流的芯片互聯(lián)方式，占全部封裝市場的77%左右，其中用于系統(tǒng)級封裝的引線鍵合市場增長迅速。當前引線鍵合工藝及設(shè)備的發(fā)展趨勢主要包括四個方面：一是降低成本（主要通過引線材料的變革，由Au線逐漸變更為Ag、Cu線）；二是提高產(chǎn)能（近年來，除提升鍵合機定位平臺電機速度外，鍵合工藝的優(yōu)化在提升鍵合設(shè)備產(chǎn)能中發(fā)揮的作用越來越重要）；三是互聯(lián)密度更大（主要通過新的封裝結(jié)構(gòu)和工藝實現(xiàn)）；四是采用智能引線鍵合機（智能引線鍵合機將實現(xiàn)精確的工藝控制、缺陷檢測和可追溯性，從而縮短封裝產(chǎn)品的研發(fā)時間、提高良率和產(chǎn)能，是未來先進引線鍵合技術(shù)發(fā)展的主要驅(qū)動力之一）。

（3）倒裝鍵合設(shè)備。相對引線鍵合，倒裝鍵合是高密度封裝技術(shù)的主要發(fā)展方向，有助于實現(xiàn)堆疊芯片和三維封裝工藝，在2.5D/3D集成、晶圓級封裝、系統(tǒng)級封裝等封裝技術(shù)領(lǐng)域均有廣泛應(yīng)用。

目前倒裝芯片的互聯(lián)方式主要包括熱超聲（采用金球凸點，Gold stud）、回流焊（采用錫球凸點，Solder bump）和熱壓（采用銅柱凸點，Copper pillar）三種鍵合工藝。熱超聲倒裝鍵合設(shè)備基于成熟的引線鍵合技術(shù)，主要用于I/O密度較低的芯片中；回流焊工藝設(shè)備通過熱回流將蘸有助焊劑的芯片焊接在基板上，是相對主流的倒裝焊設(shè)備；熱壓工藝設(shè)備主要面向銅柱凸點和微銅柱凸點，凸點密度更高，代表著倒裝設(shè)備的發(fā)展方向，熱壓工藝設(shè)備最大的技術(shù)挑戰(zhàn)是設(shè)備的裝片精度（提高裝片精度會犧牲工藝速度，從而增大工藝成本）。

除以上三種主要倒裝鍵合技術(shù)外，正在開發(fā)的先進倒裝技術(shù)包括基于熱壓工藝設(shè)備的無凸點Cu-Cu直接鍵合技術(shù)[8]。

（4）2.5D/3D集成。2.5D集成是傳統(tǒng)的2D封裝（兩個裸片在封裝體內(nèi)水平排布）的升級，指兩個或更多的裸片以倒裝鍵合的形式在基板上水平排布。3D集成指兩個或更多的裸片相互堆疊，并直接互聯(lián)。2.5D/3D集成技術(shù)相對傳統(tǒng)的2D封裝，可實現(xiàn)更高的性能、更低的能耗、更低的延遲、以及更小的芯片尺寸。

2.5D/3D集成都離不開TSV（硅通孔）、倒裝鍵合等封裝技術(shù)，TSV工藝是關(guān)鍵，相關(guān)設(shè)備發(fā)展是重點。TSV是通過芯片和芯片之間、晶圓和晶圓之間制造垂直通孔，在通孔中電鍍銅實現(xiàn)垂直方向上芯片的互聯(lián)，主要包括通孔刻蝕（使用深反應(yīng)離子束刻蝕或激光打孔設(shè)備）、絕緣層/介電層沉積（CVD設(shè)備）、阻擋層/種子層沉積（PVD設(shè)備）、通孔鍍Cu（ECD設(shè)備）、多余Cu去除（CMP設(shè)備）等工藝步驟，可見，TSV技術(shù)主要基于集成電路前道設(shè)備實現(xiàn)。

TSV工藝及設(shè)備技術(shù)在持續(xù)提升中，主要挑戰(zhàn)和發(fā)展方向包括：高密度、高深寬比刻蝕、絕緣層和金屬層的低溫工藝、高速通孔填充、持續(xù)降低成本等[3]。

（5）晶圓級封裝（WLP）。晶圓級封裝是在晶圓上直接進行裸芯片封裝，再切割形成獨立的芯片。晶圓級封裝可減少封裝材料及工序，同時具有輕薄短小的特點，是封裝技術(shù)發(fā)展方向之一。晶圓級封裝作為一種新型封裝形式，其制備過程同樣需要基于鍵合、減薄、TSV等封裝技術(shù)和設(shè)備。

晶圓級封裝最主要的發(fā)展趨勢是由晶圓級向板級發(fā)展：為了追求更高的生產(chǎn)效率進而降低成本，晶圓級封裝從傳統(tǒng)的以200 mm/300 mm晶圓形式封裝向長方形板級封裝發(fā)展，長方形基板尺寸從300 mm×300 mm、457 mm×610 mm、510 mm×515 mm提升至600 mm×600 mm。從設(shè)備角度來說，主要的挑戰(zhàn)在于基板形狀的變化，很多基于圓形基板的設(shè)備（如旋轉(zhuǎn)涂膠設(shè)備）等，需要做適應(yīng)性改造。目前韓國三星電機（SEMCO）和納沛斯（Nepes）公司都在開展板級封裝設(shè)備的研發(fā)[3]。

2.2?分立器件相關(guān)制造設(shè)備

2.2.1 第三代半導體設(shè)備

第三代半導體設(shè)備主要為SiC、GaN材料生長、外延所需的特種設(shè)備，如SiC PVT單晶生長爐、CVD外延設(shè)備以及GaN HVPE單晶生長爐、MOCVD外延設(shè)備等；以及SiC器件制備中所需的高溫設(shè)備（高溫離子注入機、高溫退火爐、高溫氧化爐等）；其他部分設(shè)備也需針對第三代半導體工藝做定制性開發(fā)。

第三代半導體設(shè)備的發(fā)展主要面向晶圓尺寸逐漸增大的需求。SiC材料及器件裝備方面，150 mm(6英寸)已經(jīng)成為國際主流，200 mm(8英寸)逐漸轉(zhuǎn)入商用；GaN材料及器件裝備方面，SiC基GaN裝備正在由100 mm(4英寸)向150 mm(6英寸)過渡；Si基GaN裝備正在由150 mm(6英寸)向200 mm(8英寸)過渡；GaN自支撐襯底所需的HVPE設(shè)備已經(jīng)可以滿足50～150 mm (2～6英寸)GaN襯底的制備需求。

2.2.2 紅外焦平面探測器制備設(shè)備

當今紅外焦平面探測器已經(jīng)發(fā)展到第三代，主要以HgCdTe(碲鎘汞)、InAs/GaSb II類超晶格材料為代表。紅外焦平面探測器設(shè)備主要為HgCdTe、InAs/GaSb（砷化銦/銻化鎵）材料生長、外延所需的特種設(shè)備如HgCdTe液相外延（LPE）設(shè)備、分子束外延（MBE）設(shè)備等，其他部分設(shè)備需針對紅外焦平面器件工藝做定制性開發(fā)。

紅外焦平面探測器設(shè)備的發(fā)展主要面向解決器件小間距、超大面陣、多譜段方向發(fā)展的工藝需求，器件面陣大小將由當前的2.7K2.7K，逐漸向4K4K、8K8K、30K30K發(fā)展。包括大視場特種投影光刻、高壓碲化汞單晶爐、高平整度晶片加工等一批關(guān)鍵工藝設(shè)備。

2.2.3 新興材料及制備設(shè)備

當前，以氮化鋁（AlN）、金剛石、氧化鎵（Ga2O3）等為代表的超寬禁帶半導體材料日益成為研究熱點，主要處于材料制備技術(shù)研發(fā)、性能優(yōu)化及器件應(yīng)用探索階段。超寬禁帶半導體專用設(shè)備主要為相關(guān)材料制備所需的晶體生長、薄膜外延設(shè)備。

AlN制備設(shè)備。主要包括用于晶體生長的PVT設(shè)備和用于薄膜外延的高溫MOCVD設(shè)備等。PVT設(shè)備方面，已實現(xiàn)50 mm(2英寸)AlN單晶產(chǎn)業(yè)化；高溫MOCVD設(shè)備方面，已經(jīng)可以支撐50~100 mm(2~4英寸)襯底的高溫外延生長需求。

金剛石制備設(shè)備。半導體級金剛石單晶制備主要通過CVD法實現(xiàn)，可選的制備手段包括微波等離子體化學氣相沉積（MPCVD）法、等離子體噴射CVD法、熱絲化學氣相沉積（HFCVD）法、熱陰極等離子體CVD法、激光誘導等離子體CVD法等。其中MPCVD法是目前制備高品質(zhì)金剛石薄膜的首選，主要技術(shù)挑戰(zhàn)是大尺寸金剛石薄膜的制備。

氧化鎵制備設(shè)備。氧化鎵單晶制備可通過以下方法實現(xiàn)：焰熔法、光學浮區(qū)法（OFZ法）、邊緣限制薄膜生長法（EFG法）、垂直梯度凝固法（VGF法）、垂直布里奇曼法（VB法）和直拉法，其中EFG法和直拉法獲得的單晶質(zhì)量最高，是最有前途的半導體級氧化鎵單晶制備技術(shù)。目前通過直拉法最高可獲得50 mm（2英寸）的氧化鎵單晶、通過EFG法可獲得100 mm（4英寸）的氧化鎵單晶，150 mm（6英寸）EFG法單晶工藝及設(shè)備正在開發(fā)中。氧化鎵外延設(shè)備主要包括MOCVD、MBE、HVPE等，其中MOCVD、MBE是器件制備中最常用的兩種設(shè)備。

3 結(jié)束語

自1947年晶體管問世以來，半導體技術(shù)已經(jīng)走過70余年風風雨雨，衍生出集成電路與微系統(tǒng)、光電子分立器件（激光器、探測器等）、微電子分立器件（微波射頻器件、電力電子器件）等諸多細分領(lǐng)域。集成電路主要沿摩爾定律和超越摩爾定律兩個方向發(fā)展，其工藝裝備引領(lǐng)了整個電子制造產(chǎn)業(yè)的工藝節(jié)點演進；分立器件發(fā)展主要通過基礎(chǔ)材料創(chuàng)新實現(xiàn)，其工藝裝備在集成電路工藝裝備的基礎(chǔ)上，主要著眼于特定材料體系生長和加工的需求。總而言之，半導體工藝及制造裝備技術(shù)的進步主要由特征尺寸（CD）的減小、新器件結(jié)構(gòu)和新材料等因素驅(qū)動，以原子級的加工能力、豐富的集成形式、支持多種新材料體系為特征，現(xiàn)代半導體工藝及制造裝備技術(shù)將持續(xù)支撐整個電子信息產(chǎn)業(yè)的技術(shù)創(chuàng)新需要。

作者簡介：

周哲（1980－），男，遼寧省大石橋市人，本科，工程師，主要從事集成電路工藝設(shè)備、電子材料加工設(shè)備、太陽能電池生產(chǎn)設(shè)備等電子制造裝備研發(fā)及項目管理工作。

來源：內(nèi)容來自《電子工業(yè)專用設(shè)備》2022年第4期“趨勢與展望”，謝謝。

　　審核編輯：湯梓紅