【中國，2013年5月20日】——為簡化和加速復雜IC的開發，Cadence 設計系統公司 （NASDAQ:CDNS） 今天推出Tempus? 時序簽收解決方案。這是一款新的靜態時序分析與收斂工具，旨在幫助系統級芯片 （SoC） 開發者加速時序收斂，將芯片設計快速轉化為可制造的產品。Tempus? 時序簽收解決方案代表了時序簽收工具的一種新方法，它不僅使客戶壓縮時序簽收收斂與分析的時間，實現更快流片（tape out），同時又能減少不必要的對時序分析結果的悲觀，降低設計的面積和功耗。

　　“Cadence的使命就是幫客戶打造偉大和成功的產品，” Cadence公司總裁兼首席執行官陳立武表示。“在當今復雜的系統級芯片上，能及時實現設計收斂從而抓住上市時機是一項重大的挑戰。為了應對這項挑戰，我們與客戶及行業合作伙伴緊密合作，共同開發出了Tempus?時序簽收解決方案。”

　　Tempus? 時序簽收解決方案中推出的新功能有：

　　? 市場上第一款大型分布式并行時序分析引擎，它可以擴展到使用多達數百個CPU。

　　? 并行架構使得Tempus? 時序簽收解決方案能分析含數億實例的設計，同時又不會降低準確性。

　　? 新的基于路徑式分析引擎，利用多核處理，可以減少對時序分析結果的悲觀。利用其性能上的優勢，Tempus? 時序簽收解決方案對基于路徑式分析的使用可以比其他的解決方案更為廣泛。

　　? 多模多角 （MMMC） 分析和考慮物理layout的時序收斂，采用多線程和分布式并行時序分析。

　　Tempus? 時序簽收解決方案的先進功能能夠處理包含了數億單元實例的設計，同時又不會降低準確性。客戶初步使用結果顯示，Tempus? 時序簽收解決方案能在數天時間內即在一個設計上實現時序收斂，而傳統的流程在同一設計上可能要耗費數周的時間。

　　“目前，花費在時序收斂與簽收上的時間接近整個設計實現流程時間的40%。復雜設計對實現時序收斂提出了更高的要求，傳統的簽收流程卻沒有能跟上這種需求的步伐。”Cadence主管芯片實現部門芯片簽收與驗證業務的公司副總裁Anirudh Devgan表示，“Tempus? 時序簽收解決方案利用了多處理和ECO特性，比傳統流程更快達到簽收，是時序簽收工具在創新和性能方面取得的重大進步。”

　　“我們很高興看到Cadence在靜態時序分析（STA）領域取得了新的進展，” 德州儀器處理器開發總監Sanjive Agarwala表示。“在我們轉向更先進的制程節點后，時序收斂變得更加困難。所幸的是，Cadence迎難而上，提供了新的技術來解決這些復雜的設計收斂問題。”

　　上市計劃

　　Tempus? 時序簽收解決方案預計在2013年第3季度上市。Cadence計劃在2013年6月3日-5日在德克薩斯州奧斯汀舉辦的設計自動化大會DAC上演示這一工具的先進功能。

　　關于Cadence

　　Cadence公司成就全球電子設計技術創新，并在創建當今集成電路和電子產品中發揮核心作用。我們的客戶采用Cadence的軟件、硬件、IP、設計服務，以設計和驗證用于消費電子、網絡和通訊設備以及計算機系統中的尖端半導體器件。公司總部位于美國加州圣荷塞市，在世界各地均設有銷售辦事處、設計中心和研究機構，以服務于全球電子產業。關于公司、產品及服務的更多信息，敬請瀏覽公司網站www.cadence.com 。