實現簽核時，為了保證芯片設計的耐用性，設計師會面臨重重挑戰，利用 Cadence Tempus 設計穩健性分析（DRA）套件為設計工程師提供領先的建模技術，可實現最佳功耗、性能和面積目標（PPA）。

相較于傳統方法，Tempus DRA 套件提供了一套全面的高級分析功能，有望增強設計級穩健性，實現更優 PPA。

使用 Tempus DRA 套件完成完整分析后，設計工程師可以利用 Cadence Innovus 設計實現系統中的 Tempus ECO 選項進行模塊級的收斂，并使用 Cadence Certus 收斂解決方案進行子系統/全芯片層的簽核收斂，顯著提高設計收斂速度，優化 PPA 目標達成。

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