1. 普通邏輯的復位

對于xilinx 7系列的FPGA而言，flip-flop支持高有效的異步復/置位和同步復位/置位。對普通邏輯設計，同步復位和異步復位沒有區別，當然由于器件內部信號均為高有效，因此推薦使用高有效的控制信號，最好使用高有效的同步復位。輸入復位信號的低有效在頂層放置反相器可以被吸收到IOB中。

下面細說原因

先比較一下同步復位和異步復位的區別：

首先是同步復位，同步的控制信號包括同步置位/復位和使能，可以被吸收到LUT中，目的是為了防止控制集不同的LUT不能被綜合到同一個slice中，這樣雖然提高了了LUT的使用率，卻降低了slice的使用率，得不償失。

控制信號扇出不大于16的情況都可以盡可能的被吸收到同一個slice的LUT中去，在vivado中可以使用control_set_opt_threshold進行設置。

同步復位

always @（posedge I_sys_clk）

begin

if（I_rst）

begin

OUT1 《= 0;

end

else

begin

OUT1 《= &{a1，a2，a3，a4，a5，a6};

end

end

控制集優化為2時，可以看出復位信號中插入了LUT，但是由于在同一個slice中，使用造成的延時并不顯著。注意對于扇出大的信號比如全局復位來說，這種控制集優化是不起作用的。

控制集合優化為0時，可以看出不會使用多于的LUT邏輯。

異步復位

always @（posedge I_sys_clk or posedge I_rst）

begin

if（I_rst）

begin

OUT1 《= 0;

end

else

begin

OUT1 《= &{a1，a2，a3，a4，a5，a6};

end

end

異步復位跟沒有使用控制集綜合出的結果相同，可以看出不會使用額外的LUT邏輯。

分析Recovery/Removal

異步復位有Recover time 和Remove time 的風險，也就是說recovery time和removal time都是檢查異步信號（reset或preset或set）的釋放沿，釋放沿必須在時鐘沿前面提前recovery time釋放，或者在時鐘沿后removal time之后釋放。

順便簡單分析一下setup/hold，對于同一個時鐘，肯定滿足data_path》clk_path，而hold的要求很小，所以肯定滿足。當data_path過長時，setup可能不滿足。

假如不作同步的復位信號，那么recovery/removal都有可能不滿足。

再考慮被本地時鐘同步后的recovery/removal，同理復位信號對removal的時間要求很小，同步后的復位信號的延遲就能滿足removal。由于設計中的全局復位信號一般有很大的扇出，布線的延時會很嚴重，因此recovery的要求變得嚴格。最好采用全局布線資源如BUFG，盡量用局部復位或者避免使用復位。

因此不管是同步復位還是異步復位，都要使用同步后的復位信號。復位信號進來后先用本地時鐘打兩拍。在多個時鐘域的時候注意是本地時鐘，不是全局時鐘。并在rtl中注明是異步寄存器，使得綜合工具把簡單同步器綜合在同一個slice中以減少延時，提高MTBF。

（* ASYNC_REG = “TRUE” *） （* keep = “true” *）reg system_reset_r;

（* ASYNC_REG = “TRUE” *） （* keep = “true” *）reg system_reset_r2;

綜合的結果如圖，同步化的異步復位。

2. 特殊資源的復位

使用xilinx 原語SRL16、SRL32、LUTRAM

由于是利用LUT完成的上述功能，沒有復位接口。只能依靠 GSR方法來完成，不能使用復位。因此，在為以上這些資源編寫代碼時，應注意避免在編碼中使用復位，以此來保證綜合工具綜合出相應的電路。

使用復位信號

沒有使用復位信號，可以看出綜合工具自動把輸入和輸出寄存化，以滿足更好的時序。

使用DSP48E1或BRAM

使用同步復位可以允許綜合工具使用 DSP48E1或BRAM等專用資源內部的寄存器。這樣能夠改善設計中相應部分的器件總體使用率和性能，同時降低總體功耗。

下面以18X18的乘法器為例

同步復位

module multi_18x18（

input I_rst ，

input I_sys_clk ，

input ［17:0］I_data1 ，

input ［17:0］I_data2 ，

output reg ［35:0］ O_data

）;

reg［17:0］R_data1，R_data2;

always @（posedge I_sys_clk）

begin

if（I_rst）

begin

R_data1 《= 18‘d0;

end

else

begin

R_data1 《= I_data1;

end

end

always @（posedge I_sys_clk）

begin

if（I_rst）

begin

R_data2 《= 18’d0;

end

else

begin

R_data2 《= I_data2;

end

end

always @（posedge I_sys_clk）

begin

if（I_rst）

begin

O_data 《= 36‘d0;

end

else

begin

O_data 《= R_data1*R_data2;

end

end

endmodule

異步復位，可以看出多使用了35個FF和18個LUT