在FPGA設計中，當復位整個系統或功能模塊時，需要將先關寄存器被清零或者賦初值，以保證整個系統或功能運行正常。在大部分的設計中，我們經常用“同步復位”或“異步復位”直接將所有的寄存器全部復位，這部分可能大家都習以為常。但實際上，是否需要每個寄存器都進行復位呢？這是一個值得探討的問題。

一、為什么需要進行復位？

在FPGA設計中，復位是一個基本操作。復位的目的是將FPGA的寄存器清零或賦初值，以確保仿真或正常上板運行時正常，以防止出現不確定的運行狀態。

需要注意的是，FPGA中可編程邏輯塊和寄存器，可能運行在不同的時鐘和狀態下，在某些功能突然停止運行時，可能處于未知狀態，如果不按照預期的方式進行復位操作，FPGA可能無法正常工作。

如果需要了解同步復位與異步復位，請看這篇文章：FPGA中的異步復位、同步復位與異步復位同步釋放。

二、常見的復位設計

根據復位方式的不同，FPGA復位信號可以分為外部復位和內部復位兩種，復位信號也要分為高電平復位有效或低電平復位有效。

1、外部復位

外部復位是指由硬件按鍵或芯片產生的復位信號，也可由軟件產生，但這些信號往往與FPGA內部各個時鐘信號異步。

2、內部復位

內部復位是由FPGA內部邏輯產生的復位信號，例如在上電后自動復位或識別到某種內部命令后自發產生復位信號。這些復位信號相對于某一時鐘域往往是同步的，但如果存在多個時鐘域，也可能會存在異步復位信號的情況。

對于一個正常的FPGA系統來說，上電自動復位和手動按鍵復位都是必須的，二者相輔相成。除此之外，我們還需要根據實際情況確定是否需要對每個寄存器進行復位操作，以及選擇適當的復位方式和控制復位操作的時機。在進行FPGA復位設計時，還需要注意復位電路的功耗，以減少不必要的功耗損失。

注意：軟復位邏輯需要注意復位信號持續時間，比如一般fifo復位至少需要保持8個周期以上。

3、復位信號特點

（1）復位網絡需要占用布線資源，會使得剩余的布線資源變少，對于布線設計帶來挑戰。
（2）復位信號的引入可能會對其他信號的布線自由度造成限制，這意味著布線可能需要更多的代價才能成功完成。
（3）復位網絡占用大量的布局網絡資源，會導致Place & Route的時間大大增加。
（4）復位信號需要占用額外的邏輯資源，可能會影響整個FPGA芯片設計的資源消耗。
（5）需要使用觸發器的專用復位管腳才能實現復位信號的輸入，這也會占用有限的管腳資源。
（6）可操作的復位信號往往需要在D觸發器輸入前增加額外的門操作或專用的復位信號輸入，可能會降低系統性能。

（7）大量的使用全局復位，復位信號將變成一個高扇出的信號，這對時序收斂無疑是一個巨大的挑戰

4、寄存器復位與賦初值

FPGA的內部資源（觸發器和RAM）等都會在上電后默認賦初值，一般是0，也可以在定義寄存器時賦初值，如：

reg [1:0] test = 'd2; //定義時賦初值

以上這個賦初值操作實際意義不大，但只在系統上電后有效，當FPGA中系統運行起來后，這個變量的值處于變化的狀態，還是需要通過復位信號或者使能信號來控制將信號復位。

三、是否需要對每個寄存器都進行復位？

FPGA復位需要消耗FPGA內部資源，也會影響FPGA布線和時序收斂，所以對于每個寄存器都進行復位并不是最優方案，比如寄存器變量延遲幾拍、有使能信號或有效信號控制的信號變量等情況都可以不做復位處理，如下所示：

module test(
  input clk,
  input rst,
  input data_valid_i,
  input data_i,
  output reg data0_valid_o,
  output reg data0_o,
  output reg data1_valid_o,
  output reg data1_o,
  output reg data2_valid_o,
  output reg data2_o
);

reg d_r0, d_r1;

always @(posedge clk) begin
   d_r0 <= data_i;

    d_r1 <= d_r0;

?end

always @(posedge clk) begin
   data0_valid_o <= data_valid_i;
   if(data_valid_i) begin
       data0_o <= data_i;
   end else begin
       data0_o <= 'b0;
   end
end

always @(posedge clk) begin
   if(rst) begin
       data1_valid_o <= 'b0;
       data1_o  <= 'b0;
   end else begin
       data1_valid_o <= data_valid_i;
       if(data_valid_i) begin
           data1_o <= data_i;
       end else begin
           data1_o <= 'b0;
       end
   end
end

always @(posedge clk or posedge rst) begin
   if(rst) begin
       data2_valid_o <= 'b0;
       data2_o  <= 'b0;
   end else begin
       data2_valid_o <= data_valid_i;
       if(data_valid_i) begin
           data2_o <= data_i;
       end else begin
           data2_o <= 'b0;
       end
   end
end

endmodule

vivado綜合后電路如下：

無復位信號

同步復位

異步復位

以上圖中可以看出，沒有復位信號的模塊中，FDRE型觸發器的復位輸入接入了地，節省了復位信號的扇出。