在 FPGA 設計中，復位起到的是同步信號的作用，能夠將所有的存儲元件設置成已知狀態。在數字電路設計中，設計人員一般把全局復位作為一個外部引腳來實現，在加電的時候初始化設計。全局復位引腳與任何其它輸入引腳類似，對 FPGA 來說往往是異步的。設計人員可以使用這個信號在 FPGA 內部對自己的設計進行異步或者同步復位。

不過在一些提示和技巧的幫助下，設計人員可以找到更加合適的復位結構。理想的復位結構可以改善 FPGA 中器件的利用率、時序和功耗水平。

了解觸發器復位行為
在深入探討復位技術之前，有必要了解 FPGA Slice 內觸發器行為。基于賽靈思 7 系列架構的 FPGA 器件的每個Slice中含有 8 個寄存器，所有這些寄存器都是 D 類觸發器。這些觸發器共享一個通用的控制集。

觸發器控制集的組成包括時鐘輸入(CLK)、高電平有效芯片使能端 (CE) 和高電平有效 SR 端口。觸發器中的 SR 端口既可用作同步置位/復位端口，也可用作異步預設/清除端口（見圖1）。

推斷觸發器的 RTL 代碼也能推斷觸發器準備使用的復位類型。當復位信號出現在 RTL 過程的敏感列表中時，該代碼就會推斷異步復位（如圖 2a所示）。隨后綜合工具將推斷出一個觸發器，該觸發器的 SR 端口被配置為預設或清除端口（用 FDCE 或者 FDPE 觸發器原語來表示）。在 SR 端口被斷言后，觸發器的輸出會被立即強制賦予給觸發器的 SRVAL 屬性。

在同步復位的情況下，綜合工具推斷出的觸發器，其 SR 端口被配置為置位或復位端口（用FDSE 或 FDRE 觸發器原語來表示）。SR 端口被斷言后，觸發器的輸出將在時鐘周期的下一個上升沿被強制賦予給觸發器的 SRVAL 屬性。

此外，還可以把觸發器的輸出初始化為 INIT 屬性規定的值。在配置過程中，當全局置位/復位 (GSR) 信號被斷言時，INIT 值就會被加載到觸發器。

賽靈思 FPGA 中的觸發器能夠同時支持異步的和同步的復位與置位控制。但是，底層觸發器每次只能實現一個設置/重設/預設/清除。如果為 RTL 代碼中的多個設置/重設/預設/清除狀況進行編碼，那么其中一種狀況的實現將使用觸發器的 SR端口，其余的狀況則使用架構邏輯，因而會占用更多的 FPGA 資源。

如果其中一個狀況是同步的，另一個狀況是異步的，異步狀況的實現將使用 SR 端口，同步狀況的實現則使用架構邏輯。一般來說，應盡量避免出現一個以上的設置/重設/預設/清除狀況的出現。另外，對于 Slice 中的每個觸發器組（4 個觸發器為一組），只有一個屬性可以確定觸發器的 SR 端口是同步的還是異步的。

復位方法
不管使用哪種復位類型（ 同步或是異步），一般都需要讓復位與時鐘同步。只要全局復位脈沖的持續時間足夠長，器件上所有的觸發器都會進入復位狀態。但是，取消復位信號的斷言必須滿足觸發器的時序要求，才能保證觸發器順利地從復位狀態轉換到正常狀態。如果不能滿足時序要求，觸發器就會進入亞穩定狀態。

另外， 為了某些子系統的正常運行，比如狀態機和計數器，所有的觸發器必須在同一個時鐘邊沿退出復位。如果狀態機的不同部分在不同的時鐘周期退出復位狀態，狀態機可能會進入非法狀態。這就要求取消復位斷言必須與時鐘同步。

對在給定時鐘域中使用同步復位方法的設計來說，使用標準的亞穩態解決電路（兩個背對背觸發器）就足以把全局復位引腳同步到特定的時鐘域。這個同步復位信號可以利用觸發器上的同步SR 端口初始化該時鐘域內的所有存儲元件。由于待復位的同步器和觸發器都處于同一時鐘域，因此該時鐘域的標準PERIOD 約束的包括同步器與觸發器之間的路徑時序。器件中的每個時鐘域都需要使用單獨的同步器為該時鐘域生成一個同步的全局復位。

現在進入實質部分。下面是一些具體的提示和技巧，有助于您找到最佳的設計復位策略。

技巧 1：當驅動觸發器的同步 SR端口時，每個時鐘域都需要全局復位的局部版本， 并與該時鐘域同步。

有時候不能保證設計的某個部分具備有效的時鐘。這種情況通常發生在這樣的系統中，即系統使用的時鐘為恢復時鐘，或者系統使用的時鐘源于熱拔插模塊。在這種情況下，可能需要使用觸發器上的異步 SR 端口，通過異步復位的方法對設計中的存儲元件進行初始化。即便存儲元件使用的是異步 SR 端口，取消復位沿斷言仍然必須與時鐘同步。這項要求主要體現為觸發器的復位恢復時序弧，這類似于要求將異步 SR的取消斷言沿設置為與時鐘的上升沿同步。如果不能滿足這個時序弧的要求，就會導致觸發器進入亞穩態，同步子系統也會進入異常狀態。