電子發燒友網訊：關于摩爾定律的經濟活力問題，有很多的討論。在過去的一年中，20nm節點進入到這個辯論的前沿和中心。無論說辭如何，包括賽靈思在內的行業領導在20nm研發上的積極推動都沒有停止。只有一個原因可以解釋這些行業領導者的積極行動：20nm為創造更高的客戶價值提供了巨大的機會，比如賽靈思，它使其客戶能夠應用到領先其領先競爭對手整整一代的產品系列，而且將為他們提供比以往任何時候都更具吸引力的ASIC和ASSP可編程替代方案。

　　賽靈思正在打造20nm All Programmable 產品系列，專門滿足下一代的、更加“智能”、集成度更高、亟需更高帶寬的系統。這些應用包括： 1）智能Nx100G - 400G有線網絡；2）LTE高級無線基站部署智能自適應天線、認知無線電技術、基帶和回程設備3）高吞吐量、低功耗的數據中心存儲、智能網絡和高度集成的低時延應用加速；4）圖像/視頻處理以及面向新一代顯示、專業攝像機、工廠自動化、高級汽車駕駛員輔助和監視系統的嵌入式視覺；以及5）面向幾乎所有可以想象到的應用的尖端連接技術。

　　在20nm保持領先一代的地位

　　為了解20nm所帶給賽靈思產品和客戶應用的真正價值，首先必須了解其在28nm技術創新上所實現的的超越節點的價值。對賽靈思來說，進入20nm， 并不是傳統的FPGA簡單地遷移到下一個節點，它已經在28nm時代推出了眾多的FPGA創新，率先推出了全球行業第一個商用的All Programmable 3D IC和SoC。所有這些已經開始發售的All Programmable 器件，采用了所有形式的可編程技術，遠遠超出硬件可編程的范疇，實現了軟件可編程，超出了數字進入了模擬混合信號（AMS），超出了單芯片發展到了多芯片的3D IC。這種新一代器件所帶來的價值現在已經被數百家的客戶所證明。

　圖1：賽靈思正在開發其第二代SoC，3D IC以及下一代FPGA

　　在20nm，賽靈思目前正在開發其第二代SoC和3D IC技術，以及下一代的FPGA技術。相比于競爭對手，賽靈思擁有多年前率先創新的先發優勢。其中包括FPGA性能/瓦的突破，與客戶一起更好微調的更成熟的SoC和3D IC技術，與其下一代Vivado設計套件“協同優化”的器件。賽靈思在系統中重新定義了高性能收發器的設計和優化。這讓賽靈思能夠更有效地把20nm的附加價值引入領先的和業經證明的28nm技術之中，讓客戶的創新繼續保持領先一代。

　　從28nm到20nm FPGA進一步優化性能/瓦

　　28nm 7系列FPGA的創新，把工藝技術上的創新（與臺積電（TSMC）共同開發的高性能低功耗（HPL）技術）與針對最小化靜態和動態功耗、最大化主要構建模塊性能的眾多優化完美結合，讓賽靈思能夠提供超越節點的性能/瓦價值優勢。與此同時，賽靈思還能夠提供最高的I/O、DDR和收發器帶寬，以及針對系統內信道優化的業界最佳的收發器自適應均衡器。

　　8系列FPGA為賽靈思在20nm繼續保持領先一代的地位奠定了基礎。這些器件將利用與臺積電的28nm HPL工藝性能/瓦特征相似的20nm SoC工藝。將系統級性能提升2倍，內存帶寬擴大2倍，總功耗降低50%，邏輯功能集成和關鍵系統建模加速1.5倍多。設計人員在高性能應用中，可以用到更高的速度架構及第二代專為系統而優化的收發器。而LTE無線、DSP和圖像/視頻應用的開發人員，可以利用其更快的DSP， BRAM和DDR4內存接口。所有應用都將受益于賽靈思的下一代路由體系結構，可以輕松地擴展超過90％的資源利用率??，實現更高的結果質量及更快的設計收斂。

　　第一代到第二代All ProgrammableSoC

　　賽靈思的28nmZynq-7000 All Programmable SoC是行業第一個硬件、軟件和I/O均可編程的器件。通過實現雙核ARM?A9嵌入式系統、DSP、邏輯和主流AMS功能的集成，讓賽靈思能夠再次為行業提供領先一代的系統性能、集成度和低功耗。

　　為在20nm繼續居于領先一代的地位，賽靈思將借助一個新的異構處理系統，有效地提供更高的系統性能。這個嵌入式系統將被用超過 2倍的互連帶寬耦合到下一代FPGA架構中。在芯片上的模擬混合信號性能將翻一番，同時可編程I/O將隨著下一代DDR4和PCI Express?接口而升級。這種新級別的嵌入式處理性能和I/O帶寬被賦予SoC級的功耗和安全管理。第二代All Programmable SoC將實現最高水平的可編程系統集成，并滿足最嚴格的的系統級規格。

　　從第一代到第二代All Programmable 3D IC

　　和一個純粹的單芯片解決方案所可能達到的結果相比，賽靈思28nm同構和異構Virtex? 3D IC把設計容量、系統級性能和系統集成的水平均整整翻了一番，提供了領先一代的價值優勢。通過賽靈思堆疊硅片互連技術（SSIT）中的硅中介層，賽靈思 FPGA和收發器混合信號裸片和超過10，000個可編程互連集成在一起。

　　為在20nm繼續領先一代，賽靈思將利用一個兩級接口擴大其3D IC的架構，讓同構和異構裸片的集成均能基于開放的行業標準實現。從而把邏輯??容量擴展1.5倍或增加30-40M ASIC等效門的設計。此外，這些器件將擁有4倍的收發器帶寬，利用》 33GB/s的收發器（最終到56GB/s）。此外，DDR4高性能存儲器接口，以及具有更寬更高帶寬、更低功耗的集成的存儲裸片，將實現更高性能的應用。

　　要支持最高的級別、最高的性能和簡便的設計，可編程互聯的帶寬要增加5倍以上。有了這個新級別的互連和新型可編程芯片和內存的功能，賽靈思正在開發第二代 All Programmable 3D IC技術，致力于實現最高層次的可編程系統集成。

　圖2：賽靈思利用下一代Vivado設計套件協同優化20nm硅片

　　針對結果質量和生產力從優化發展到“協同優化”

　　在領先地位不斷擴展至28nm的過去4年中，賽靈思從頭全新開發了一個下一代的設計環境與工具套件—Vivado。如果沒有這樣的設計套件，賽靈思公司的3D IC技術就不能得到有效的利用。對于FPGA和SoC，新的設計套件進一步把設計的結果質量（QOR）提升了高達3個速度等級，削減動態功耗高達50％，布線能力和資源利用率??提升20％多，并加快實現速度高達4倍。

　　目前，賽靈思利用下一代Vivado設計套件，進一步“協同優化”其20nm芯片器件。通過構建和優化工具，器件和IP相結合，設計人員可以最大化地釋放芯片的價值，同時縮短他們的設計和實現過程。因此，這些新一代20nm的FPGA中，第二代All Programmable SoC和第二代3D IC技術將可以提供領先一個節點的性能優勢，大幅降低功耗，提供業界最高水平的可編程系統集成，并進一步加速集成和實現的速度。

　　提供更高的客戶價值

　　半導體行業的領導者正在逐步發現20nm的價值，而且一些設計已經正在進行中。賽靈思公司看到了這個工藝節點所擁有的巨大潛力，因此也在不斷地探索新的方式，致力于通過28nm已經建立且在20nm將繼續擴展的創新技術持續發掘這些潛在的價值。這些新的產品將提供最引人注目的ASIC和ASSP可編程替代方案。把20nm技術部署在一個All Programmable FPGA和第二代SoC和3D IC技術相結合的產品系列之中，將使得賽靈思能夠提供領先典型工藝節點整整一代的更高價值，同時也使得賽靈思及其客戶都能夠領先其競爭對手整整一點。當賽靈思的產品系列正式推出的時候將會宣布每個系列的更多細節。賽靈思在20nm FPGA上正同戰略客戶開展通力協作，并提供有限制進入的產品定義與技術文檔信息。

?