導入柵極屏蔽結構　溝槽式MOSFET功耗銳減 - 全文

　　更高系統效率和功率密度，是現今數據和電信電源系統設計的首要目標。為達此一目的，半導體開發商研發出采用柵極屏蔽結構的新一代溝槽式金屬氧化物半導體場效電晶體（MOSFET），可顯著降低全負載及輕負載時的功率損耗。

　　如何得到更高的系統效率和功率密度，是現代數據和電信電源系統的核心關鍵，因為一個小而高效率的電源系統，可以有效節省空間與能源費用。從拓撲結構的角度來看，變壓器將交流電轉換成直流電的同步整流，是許多應用中開關電源二次側的主要模組架構，此能改善能源轉換中的導通損耗和開關損耗。從元件的角度來看，功率金屬氧化物半導體場效電晶體（MOSFET）在過去十年有長足的進步，也因而衍生出新的拓撲結構和高功率密度電源。同步整流MOSFET之主要需求如下：

　　。低溝槽通態電阻RDS（ON）

　　。低柵極電荷QG

　　。低反向恢復電荷QRR和共源極輸出電容COSS

　　。較不活躍的體二極體特性

　　。低閘漏電Qgd/柵極電荷Qgs比

　　封裝方式影響MOS功耗

　　目前有半導體廠商采用柵極屏蔽（Shielded Gate）技術，設計出高功率的MOSFET，如快捷半導體的PowerTrench MOSFET。本文以PowerTrench MOSFET為例，對于伺服器電源的同步整流或電信整流器的功率損耗深入分析。

　　。導通損耗

　　如果MOSFET產品的導通電阻和汲極電流低于二極體的正向電壓降，同步整流的功率損耗也會較低。因此，二次側的同步整流是提高系統效率的極佳解決方案。透過下列公式1，可以計算出導通損耗：

　　公式1

　　利用現今主流的中電壓MOSFET技術，依額定電壓進行TO-220標準封裝，可使RDS（ON）降低至1？2毫歐姆（mohm），而高電壓 MOSFET相關的封裝電阻，目前則尚未受到重視。不同于高電壓MOSFET，中電壓MOSFET的封裝本身由于打線（Bonding）、接腳（Lead）和源極金屬（Source Mental）等因素，也占了總阻抗的一部分。透過Power56等SMD封裝，可以顯著降低中電壓MOSFET的總導通電阻，并同時降低封裝電感以減少電壓突波。

　　。柵極驅動損耗

　　柵極驅動器驅動損耗與柵極電荷QG息息相關。在低電壓應用中，驅動損耗可能占總功率損耗的大部分，因為相較于高壓開關，此時電壓開關僅有極低的導通損耗。在輕載情況下，導通損耗最小，故驅動損耗更為重要。眾所周知，透過下列公式2可以計算出驅動損耗：

　　公式2

　　在同步整流中，電流于導通期間從MOSFET的源極流到汲極，而在死區時間（Dead Time）則流經體二極體。由于MOSFET是軟開關，在開關的開啟和關閉瞬間dVds/dt為零，所以同步整流時電源MOSFET的柵極-源極電壓并沒有高原區。因此，在SR、QSYNC間產生的柵極電荷，其大小約等于柵極電荷之柵極-漏極QGD減去總柵極電荷QG。如表1所示，最新柵極屏蔽溝槽 MOSFET的QSYNC相較于傳統溝槽柵極MOSFET與75V/3.3m對照元件，可分別降低28%與34%。圖1顯示上述三種元件的驅動損耗和導通損耗之損耗率比較。測試環境為12伏特（V）同步整流平臺，柵極驅動電壓為10V，開關頻率為100kHz。其中兩個同步開關，在10%輸出負載條件下，其柵極驅動損耗是導通損耗的三倍以上。由圖1可知，柵極屏蔽MOSFET可以大大降低在輕負載條件下因為小QSYNC所產生的驅動損耗。

　　圖1　依輸出負載的損耗率比較

　　。體二極體損耗

　　在死區時間，體二極體為導通。體二極體導通時會產生可觀的功率損耗，因為相較于MOSFET通道，P-N接面造成的電壓降更高。體二極體在死區時間導通所造成的功率損耗，會明顯降低整體效率，特別是在低電壓和高頻率時，其導通損耗可由公式3得知：　

　　公式3

　　在MOSFET關閉瞬間，反向恢復電荷Qrr會消失，而共源極輸出電容COSS會充電至滿足二次側的轉換電壓為止。二極體反向恢復電荷Qrr，在開關關閉時也會造成功率損耗。因體二極體特性產生的功率損耗可由公式4得知：

　　公式4

　　輸出電容中儲存的電荷QOSS也會造成功率損耗，并與開關頻率和VDS成正比。因COSS造成的功率損耗可由公式5求出：

　　公式5

　　電壓突波（Spikes）的影響

　　實際應用中，緩沖器可用于控制最大額定漏極-源極電壓之電壓突波，在此情況下，額外的功率損耗是不可避免的。此外，在輕負載時緩沖器造成的功率損耗也是不可小覷。除了電路板設計的良窳，元件特性也會影響電壓突波等級。在同步整流中，反向恢復期間體二極體的軟度就是一個主要的元件參數。二極體的反向恢復特性，基本上在元件設計階段就已決定。

　　寄生電感會嚴重影響MOSFET的開關特性，通常會導致開關損耗增加并使其偏離預期的性能。因元件封裝和電路Layout而產生寄生電感，為電路必然現象。封裝的電感大部分源于接腳長度，業界標準的通孔TO-220封裝通常會有7nH的接腳電感，但 PQFN56 SMD封裝卻僅有1nH。另外還有電路Layout產生的寄生電感和電容。在電路Layout中，線間距1公分約會產生6？10nH的電感。這些寄生電感直接影響到體二極體的反向恢復特性和電壓突波峰值。在資料表中的體二極體恢復電荷是COSS位移電流之總和，包括回收的少數載流子的電流，以及從測試電路的公共源極電感產生的反應電流。圖2所示為根據各種常見源極電感模擬之體二極體反向恢復過程波形；很明顯地，較高的電感將導致較大的Qrr和更高的峰值電壓。若是使用1nH源極電感之Power56 SMD封裝，峰值電壓將可從59.2V降低到55.6V。因此，如何盡量減少源極電感，成為改善系統效率的主要關鍵。

　　圖2　根據源極電感得出之體二極體的反向恢復波形比較

　　柵極屏蔽MOSFET性能躍進

　　現今廠商已開發出許多新技術，可提高RDS（ON）×QG FOM，其中主要針對導通阻抗中電壓MOSFET（BVDSS

　　圖3　傳統溝槽柵極MOSFET（左）與采用屏蔽柵極技術的溝槽MOSFET（右）之垂直結構

　　由于輕負載時的效率日益重要，柵極驅動損耗與緩沖器損耗也變得更加重要。因此，低QSYNC與高軟度的體二極體成為改善同步整流效率的重要因素。然而，RDS（on）仍是應用中的關鍵參數。圖4顯示表1中三個元件在600W相移式（Phase-shifted）全橋轉換器同步整流系統的效率比較。在輕負載條件下，使用最新柵極屏蔽溝槽MOSFET的系統總效率為95.36%，在全負荷狀態下則是95.34%。由于低驅動損耗和關斷切換損耗，在10% 的負載下采用柵極屏蔽架構的MOSFET系統總效率，相較于傳統溝槽柵極MOSFET和75V/3.3mOhm對照組，分別高出0.1%和0.19%。從圖4效率比較結果明顯可知，柵極屏蔽溝槽MOSFET在全負荷和輕負荷條件下，都能顯著減少功率損耗，并結合小QSYNC和快速切換的軟反向恢復體二極體性能，可以大大提高同步整流效率。