導入柵極屏蔽結構　溝槽式MOSFET功耗銳減

　　更高系統效率和功率密度，是現今數據和電信電源系統設計的首要目標。為達此一目的，半導體開發商研發出采用柵極屏蔽結構的新一代溝槽式金屬氧化物半導體場效電晶體（MOSFET），可顯著降低全負載及輕負載時的功率損耗。

　　如何得到更高的系統效率和功率密度，是現代數據和電信電源系統的核心關鍵，因為一個小而高效率的電源系統，可以有效節省空間與能源費用。從拓撲結構的角度來看，變壓器將交流電轉換成直流電的同步整流，是許多應用中開關電源二次側的主要模組架構，此能改善能源轉換中的導通損耗和開關損耗。從元件的角度來看，功率金屬氧化物半導體場效電晶體（MOSFET）在過去十年有長足的進步，也因而衍生出新的拓撲結構和高功率密度電源。同步整流MOSFET之主要需求如下：

　　。低溝槽通態電阻RDS（ON）

　　。低柵極電荷QG

　　。低反向恢復電荷QRR和共源極輸出電容COSS

　　。較不活躍的體二極體特性

　　。低閘漏電Qgd/柵極電荷Qgs比

　　封裝方式影響MOS功耗

　　目前有半導體廠商采用柵極屏蔽（Shielded Gate）技術，設計出高功率的MOSFET，如快捷半導體的PowerTrench MOSFET。本文以PowerTrench MOSFET為例，對于伺服器電源的同步整流或電信整流器的功率損耗深入分析。

　　。導通損耗

　　如果MOSFET產品的導通電阻和汲極電流低于二極體的正向電壓降，同步整流的功率損耗也會較低。因此，二次側的同步整流是提高系統效率的極佳解決方案。透過下列公式1，可以計算出導通損耗：

　　公式1

　　利用現今主流的中電壓MOSFET技術，依額定電壓進行TO-220標準封裝，可使RDS（ON）降低至1？2毫歐姆（mohm），而高電壓 MOSFET相關的封裝電阻，目前則尚未受到重視。不同于高電壓MOSFET，中電壓MOSFET的封裝本身由于打線（Bonding）、接腳（Lead）和源極金屬（Source Mental）等因素，也占了總阻抗的一部分。透過Power56等SMD封裝，可以顯著降低中電壓MOSFET的總導通電阻，并同時降低封裝電感以減少電壓突波。

　　。柵極驅動損耗

　　柵極驅動器驅動損耗與柵極電荷QG息息相關。在低電壓應用中，驅動損耗可能占總功率損耗的大部分，因為相較于高壓開關，此時電壓開關僅有極低的導通損耗。在輕載情況下，導通損耗最小，故驅動損耗更為重要。眾所周知，透過下列公式2可以計算出驅動損耗：

　　公式2

　　在同步整流中，電流于導通期間從MOSFET的源極流到汲極，而在死區時間（Dead Time）則流經體二極體。由于MOSFET是軟開關，在開關的開啟和關閉瞬間dVds/dt為零，所以同步整流時電源MOSFET的柵極-源極電壓并沒有高原區。因此，在SR、QSYNC間產生的柵極電荷，其大小約等于柵極電荷之柵極-漏極QGD減去總柵極電荷QG。如表1所示，最新柵極屏蔽溝槽 MOSFET的QSYNC相較于傳統溝槽柵極MOSFET與75V/3.3m對照元件，可分別降低28%與34%。圖1顯示上述三種元件的驅動損耗和導通損耗之損耗率比較。測試環境為12伏特（V）同步整流平臺，柵極驅動電壓為10V，開關頻率為100kHz。其中兩個同步開關，在10%輸出負載條件下，其柵極驅動損耗是導通損耗的三倍以上。由圖1可知，柵極屏蔽MOSFET可以大大降低在輕負載條件下因為小QSYNC所產生的驅動損耗。