據韓國電子產業媒體The ELec 報道稱，三星正計劃使用一種稱為背面供電網絡 (Backside Power Delivery Network，BSPDN) 的技術來開發 2nm 芯片，該新技術上周由研究員 Park Byung-jae 在三星主辦的 SEDEX 2022 上推出。 ? 簡單來說，這種方案給出了除工藝微縮和 3D 封裝外的另一個方向：開發晶圓背面。 ? Park 表示，在代工市場，技術正在從高 k 金屬柵極平面 FET 發展到 FinFET 再到 MBCFET 和現在的 BSPDN。 ?

BSPDN可以理解為Chiplet技術的演變(圖自：IMEC) ? 目前主流的 FinFET(過去被稱為 3D 晶體管)是 10nm 工藝發展過程中的關鍵芯片設計技術，采用三面包覆式的柵極設計，可以在三個側面圍起電流通道，以此減少漏電流(電子泄露)。

通過技術、材料和設備架構的創新，傳統 CMOS 技術的擴展——導致單片 CMOS 單芯片片上系統 (SOC) ——將持續到下一個十年。CMOS 縮放越來越多地得到設計技術協同優化 (DTCO) 的補充，以提高系統的功率、性能、面積和成本 (PPAC) 。 ? 但隨著工藝發展、成本和技術復雜性的增加，到5nm甚至3nm時上述方法不再能在系統級提供足夠的收益，意味著 FinFET 技術已經不夠看了。對于受到所謂內存墻挑戰的數據密集型高性能應用程序尤其如此，即無法足夠快地訪問數據，因此三星推出了四面環繞式的全柵極或 GAA 技術。 ? ?

由Chiplet演變而來的技術

他們在這一基礎上添加了所謂的納米片(Nano Sheet)而不是納米線(Nano Wire)，并將該技術稱為 MBCFET。

為了進一步優化系統的 PPAC 指標，半導體行業也越來越關注多芯片異構集成解決方案，但BSPDN 與此不同，可以理解為是三星、英特爾和臺積電使用的Chiplet設計的演變。 ? Chiplet技術大家已經比較熟悉了，它可以單獨優化芯片上的不同功能 (使用不同的(節點)技術 )，并且可以在系統的子組件之間實現更短和更快的連接。第一個“異構”實現 (例如高帶寬存儲器 (HBM)) 主要依賴于 2.5 或 3D 小芯片方法，涉及單獨設計和處理的小芯片芯片。Die-to-die 通信主要使用標準化接口物理層 (PHY) IP 塊實現，將應用限制為延遲容忍功能，例如最后一級內存緩存。 ? Chiplet除了可以在單個芯片上應用來自單個公司的同種工藝，還可以連接來自不同代工廠、不同工藝制造的各種芯片，顯著拓寬了異構系統集成的范圍。它們也逐漸演變成不再需要中間接口 PHY 層的真正 3D-SoC，這些 3D SoC 將通過巧妙地協同設計不同的 3D 分區和實現直接的裸片到裸片 3D 互連來實現，同時將邏輯電路和內存模塊結合在一起。 ? 用于高級計算、數據服務器或深度學習應用的數據密集型高性能系統越來越受到所謂的內存墻的影響——即不能快速訪問數據的挑戰。拆除內存墻的一個有趣方法是利用3D-SoC集成。遵循3D-SoC異構集成方法，系統會自動劃分為獨立的芯片，并且可以在三維空間中同時設計和互連這些芯片。 ?

? 未來可能的高性能系統的抽象視圖。在有源中介層芯片上實現具有3D-SoC堆疊存儲器的高性能芯片，有源中介層芯 片作為數據網關，并以“2.5D”方式與本地高帶寬存儲器(HBM)和光收發器模塊相連接(在2021 IEDM 上展示)。 ? 利用背面互連的新方法可以提高SOC性能。當將集成晶圓之一的背面用于供電、信號路由或兩者兼具時，可以在系統級實現進一步的性能提升。據介紹，BSPDN與前端供電網絡不同，它主要利用后端;正面將具有邏輯功能，而背面將用于供電或信號路由。 ? BSPDN 作為一個概念于 2019 年在 IMEC 上首次被提出，一篇引用該技術的 2nm 論文也在 2021 年的 IEDM 上發表。IMEC的研究人員Dragomir Milojevic、Geert Van der Plas 和 Eric Beyne等人深入研究探討了迄今為止各種有前途的方法，他們在2021年 IEEE國際電子器件會議(IEDM)上發表的兩篇論文中介紹了3D-SoC設計和特定電路中背面互連的優勢。

? 作者在這篇名為“在2nm節點使用背面互連設計和優化SRAM宏和邏輯(Design and optimization of SRAM macro and logic using backside interconnects at 2nm node)”的論文中提出，將供電網絡等功能移至芯片背面，從而解決僅使用正面造成的布線堵塞問題。據稱，與 FSPDN 相比，BSPDN 的性能可提高 44%，同時功率效率提高 30%。 ? ?

3D-SoC 設計的優化實現

IMEC 高級研究員、研發副總裁兼 3D 系統集成項目總監 Eric Beyne 表示：“Chiplet涉及單獨設計和處理的Chiplet芯片。一個比較著名的例子是高帶寬存儲器 (HBM)—— 也就是動態隨機存取存儲器 (DRAM) 芯片的堆棧。該內存堆棧通過接口總線連接到處理器芯片，這將它們的使用限制在容忍延遲的應用程序中。因此，Chiplet概念永遠不會允許在邏輯與快速、一級和中級緩存存儲器之間進行快速訪問。” ? 通過 3D-SoC 集成，我們可以使用直接和較短的互連來實現內存邏輯分區，從而顯著提高性能。在論文中，作者展示了 3D-SoC 設計的優化實現，內存宏位于 Die 的頂部，其余邏輯位于 Die 的底部 —— 與 2D 設計相比，其工作頻率足足提高了 40%。 ? 高性能 3D-SoC 系統的一種可能劃分涉及將部分或全部存儲器宏放置在 Die 的頂部，而將邏輯放置在 Die 底部。 ?

在技術方面，這可以通過使用低溫晶圓對晶圓鍵合技術將“邏輯晶圓”的有源正面鍵合到“存儲器晶圓”的有源正面來實現。在這種配置中，兩個晶圓的原始背面現在都位于 3D-SoC 系統的外部。 ? Eric Beyne 說：“我們現在可以考慮利用這些芯片的‘空閑’背面進行信號路由或直接為‘邏輯晶圓’中的晶體管供電。傳統上，信號路由和電力傳輸都放在在晶圓的正面，它們在復雜的后端(BEOL)互連方案中爭奪空間。在這些設計中，硅片的背面僅用作載體。2019 年，Arm 通過仿真實驗首次顯示了在 CPU 設計中使用 BSPDN 帶來的有益影響，該CPU是由IMEC開發的3nm工藝制作的。在此設計中，位于晶圓減薄的背面上的互連金屬通過位于埋入式電源軌(BPR)上的硅通孔(TSV)與晶圓正面的3nm晶體管相連接。模擬結果表明，該BSPDN的效率是傳統正面供電網絡(PDN)的七倍。” ?

具有700nm間距的晶圓到晶圓混合鍵合(在 2021 IEDM 上展示) ? 因此，當使用BSPDN給位于“邏輯存儲器(memoryon-logic)”3D-SoC底部的耗電核心邏輯電路供電時，可以預期獲得額外的性能提升。我們還可以考慮另一種3D-SoC分區，其中部分存儲器結構塊(例如L1級緩存靜態隨機存取存儲器(SRAM))也位于底部芯片中，也從背面供電。 ? 除了擴展3D-SoC設計的可能性之外，BSPDN還被提議用于單芯片邏輯和SRAM片上系統(SOC)，它們可以幫助器件和IC進一步實現等比例縮放。 ? IMEC項目經理 Geert Van der Plas說：“已經證明將供電網絡移至芯 片的背面是一種有趣的方法，可以解決后端(BEOL)布線擁塞挑戰，并減少IR壓降。這與3D-SoC方法的主要 區別在于，現在要在目標晶圓上粘合一個擋片(dummy wafer)，以便對晶圓背面進行減薄和金屬化。”IMEC的一個合作伙伴最近宣布將在其未來節點的一種芯片中采用這樣的BSPDN概念。 ?

? 傳統用于供電網絡(PDN)和信號路由的正面(FS) BEOL和背面(BS)金屬示意圖。用于供電網絡路由的背面金屬使用 nTSV 將背面金屬與掩埋電源軌(BPR)相連接，而用于信號路由的背面金屬使用 nTSV 將背面金屬與正面金屬相連接(在2021 IEDM上展示) ? ?

背面互連進一步提高SRAM宏和邏輯的性能

雖然BSPDN的好處已經在特定設計中得到證明，但利用晶圓背面進行全局信號路由可以預期獲得額外收益。IMEC與Cadence合作，首次評估并優化了部分從背面布線的SRAM宏和邏輯電路設計。 ? 由此可見，實現最佳 3D-SoC 需要重新設計系統架構，需要電子設計自動化 (EDA) 工具的創新，以在一個視圖中實現不同設備的協同設計。11月10日，AspenCore將在深圳大中華交易中心舉辦"IIC Shenzhen - 2022國際集成電路展覽會暨研討會"，同期舉辦的“全球CEO峰會”將邀請芯華章董事長兼CEO 王禮賓先生、概倫電子董事兼總裁楊廉峰先生等EDA企業高管出席演講，與觀眾們交流和分享行業趨勢及最新技術。

? SRAM宏不僅涉及存儲器位單元陣列，還涉及外圍電路(如地址解碼器、控制塊等)——與處理器設計相關。對于SRAM宏和邏輯，有多達三個背面金屬層用于信號路由，而納米TSV(nTSV)將背面金屬布線連接到正面。SRAM宏在其設計中實現了2nm納米片晶體管。在這些宏中，只有外圍電路的全局布線設計采用背面金屬化。對于邏輯，使用環形振蕩器框架來評估背面信號路由的影 響。該設計在邏輯標準單元中實現了2nm技術節點的叉型片晶體管。使用相同的2nm叉型片工藝設計套件 (PDK)的64位ARMTM CPU的物理實現用于確保環形振蕩器仿真結果的意義。

? Geert Van der Plas表示：“與正面布線相比，背面布 線在改善長互連信號布線的延遲和電源效率方面明顯更有利。對于SRAM宏，與正面布線相比，我們得到高達44%的性能提升和高達30%的電源效率提升。對于邏輯單元，背面布線使速度提高了2.5倍，能效提高了60%。”R.Chen等人在上述2021 IEDM的論文“在2nm節點使用背面互連設計和優化SRAM宏和邏輯”中介紹了這些研究結果。 ? 通過實驗和建模相結合，可以評估電路的性能和電源效率。Dragomir Milojevic介紹：“實驗涉及到在電容和電阻方面對nTSV工藝優化，以確保正面和背面金屬之間的良好電氣連接。這些參數被輸入到一個模型中，用于進行模擬。最后，我們的團隊執行了設計-技術協同優化(DTCO)驅動的路由優化，顯示了進一步改進的途徑。通過降低背面金屬的電容，我們又將性能提升了20%。” ?

? SRAM宏在不同宏行和宏列的全局布線延遲(讀取訪問)情況。(a)正面;(b)背面;(c)從正面到背面的改進。宏的大小范圍從128*128*16=256kbit到515*512*16=4Mbit(在 2021IEDM上展示)。 ? ?

結論

通過系統架構重新設計和3D集成技術實現的異構3D-SoC方法已被證明，是一種有吸引力的提高系統性能 的方法。通過利用底部晶圓的背面進行供電和/或信號 路由，可以獲得額外的性能提升。IMEC首次展示了在 SRAM宏和邏輯電路中使用背面互連的有益影響。這些 背面互連可為高性能3D-SoC以及單芯片SOC帶來性能改進。

編輯：黃飛

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