GPS信號中斷時慣導芯片的位置信息感知系統設計 - 全文

　　基于慣性導航芯片ADIS16003，在GPS信號中斷的情況下，詳細設計和驗證了模擬GPS系統，實現了移動物體當前GPS信息的推算。系統采用FPGA驅動ADIS16003的SPI 接口，依靠慣導原理獲取移動物體實時加速度，并以外部中斷方式通知DSP從EMIF接口讀取。DSP利用信號中斷前的有效GPS信息，通過相關位置檢測算法，計算出GPS經緯度信息，由HPI接口上報高層，保證了移動物體全天候位置感知能力，已在某大型通信系統中得到應用。

　　1 慣導芯片簡介

　　ADIS16003是ADI公司的一款低成本、低功耗，具有SPI接口的雙軸加速度計，屬MEMS 傳感器件。它可以測量動態和靜態加速度并以數字量輸出，測量范圍最小可以達到±1.7 g，同時還集成了溫度傳感器，可用于慣性導航、振動檢測和穩定性測試等場合中。

　　SPI是串行外圍設備接口，是Motorola公司首先在其MC68HCXX系列處理器上定義的。目前已廣泛應用在EEPROM、Flash、實時時鐘、A/D轉換器以及數字信號處理器和數字信號解碼器之間，是一種高速的全雙工同步通信總線。SPI通信只需要4根線，分別為SDI(數據輸入)、SDO(數據輸出)、SCK(時鐘)和CS(片選)。通信是通過數據交換的方式完成的。SPI接口使用串行通信協議，由SCK提供時鐘脈沖，SDI、SDO則基于此脈沖完成數據傳輸。數據輸出通過SDO線，數據在時鐘上升沿或下降沿時改變，在緊接著的下降沿或上升沿被讀取，完成一位數據傳輸。數據輸入也使用同樣的原理。

　　ADIS16003的SPI接口通信時序及控制寄存器配置如圖1、圖2所示。其中，常用控制字為00000100和00001100，分別表示以正常模式采集X軸和Y軸雙軸軸向加速度。

　　2 系統工作原理及主要控制信號說明

　　本文研究了如何在移動端GPS信息缺失的情況下，使用SPI協議建立FPGA與慣導芯片ADIS16003之間的通信，從而獲取移動物體當前的加速度。DSP將通過EMIF接口讀取此加速度，并根據之前有效的GPS信息推算出當前的概略GPS信息(經緯度、速度和時間等)。

　　2.1 工作原理

　　FPGA驅動ADIS16003慣導芯片工作包括初始啟動和正常啟動兩種模式。

　　(1)初始啟動模式

　　FPGA上電復位時自啟動ADIS16003芯片，配置ADIS16003控制寄存器，并讀取芯片測得的雙軸軸向加速度初始值，存儲到EMIF接口的0x068～0x069地址空間供DSP讀取，用作誤差校正之用(此模式工作在移動端處于靜止狀態時，且此模式僅由DSP讀取1次)。

　　(2)正常啟動模式

　　初始啟動模式完成之后，FPGA將自動轉入數據采集階段，源源不斷地通過SPI接口從ADIS16003芯片中采集雙軸軸向瞬時加速度，以備DSP使用。加速度每秒采集8次，每隔0.125 s采集一次。每秒都將得到8組結果，分別為ax0ay0、ax1ay1、ay2ay2、ax3ay3、ax4ay4、ax5ay5、ax6ay6和ax7ay7，存儲于FGPA內部的8個中間寄存器單元reg0～reg7(非EMIF接口，每個輸出結果為12×2位，存儲于32位的寄存器組中)，并隨著時間的推移不斷地刷新。這么做的目的是確保這8個寄存器組中始終保存有最近1 s的移動物體加速度信息，以保證加速度信息的準確性和有效性。當CPU通過GPS接收天線檢測到GPS信息丟失時，CPU通過PCI接口給FPGA配入spi_cmd_val信號(高電平有效)，同時通過HPI接口給

　　DSP寫入信息丟失前2 s的GPS信息(包括經緯度、速度和時間)，作為定位基點。FPGA檢測到spi_cmd_val信號有效后，立即將中間寄存器單元reg0～reg7中存儲的瞬時加速度送入EMIF接口的0x060～0x067地址單元(32位)，同時拉高int_spi_done信號，產生外部中斷(拉低DSP的引腳)通知DSP從EMIF接口讀取加速度信息，并通過后續軟件算法進行信號處理，轉化為移動端經緯度信息。再通過DSP的HPI接口上報給CPU，從而使高層獲取移動端當前GPS信息，即完成了GPS位置信息的模擬。加速度存儲格式如表1所列。其中包括初始和瞬時加速度值，共占用32位EMIF接口10個地址單元。

　　2.2 主要控制信號說明

　　①spi_cmd_data：ADIS16003芯片控制字(寄存器)，8位，FPGA配入。

　　②spi_cmd_val：GPS信號缺失時ADIS16003啟動信號，CPU發出，脈沖觸發。

　　③spi_cmd_val_reg：ADIS16003啟動信號寄存器，及時存儲觸發脈沖，持續一個時鐘后清0。

　?、躶pi_data_i：ADIS16003串行輸出信號，包括雙軸軸向加速度，每個spi_clk時鐘下降沿輸出一位，16個時鐘周期完成一次運算。

　?、輘pi_cs：SPI片選信號，低電平有效。

　?、辳pi_clk：SPI通信時鐘信號，由主時鐘分頻得到，此處進行32分頻。

　　⑦spi_data_o：ADIS16003控制字輸入信號，8位串行輸出，spi_clk時鐘上升沿動作。

　?、鄐pi_rdata：ADIS16003運算結果，12位，每個spi_clk下降沿輸出一位，采取移位拼接方式(向左移)，在第16個時鐘下降沿輸出一次完整的采集結果(每次采集至少需要16個時鐘周期)。

　?、醩pi_state：SPI工作狀態信號，0為IDLE，1為BUSY，2為DONE，采用有限狀態機進行設計。

　?、鈙pi_wr_cnt_o、spi_wr_cnt_i：十六進制計數器，時鐘上升沿和下降沿分別計數。

　　整個系統工作流程如圖3所示。

　　2.3 DSP后續軟件處理流程

　　DSP后續軟件處理流程如圖4所示。DSP在CCS 3.3軟件環境下計算完成。此處的基點(basepoint)是指最接近GPS信號消失前的具有有效GPS信息的移動物體位置，即GPS消失前2 s的移動端GPS信息(每秒測量1次)。角度計算是指DSP將距離信息轉換為GPS經緯度信息。

　　3 程序實現及功能仿真

　　3.1 芯片資源

　　本系統采用的FPGA芯片為Cyclone III系列的EP3C120F80C7器件，DSP芯片為TMS320VC5510，慣導芯片采用ADIS16003。各芯片接口和主要信號流向示意圖如圖5所示，包括PCI、SPI、EMIF和HPI等主要外設接口。

　　3.2 軟件功能仿真

　　本系統的底層SPI通信部分使用FPGA進行驅動，采用Verilog HDL語言編寫程序，并在Quartus 10.1集成環境下進行功能仿真驗證，如圖6所示。結果顯示，數據采集符合設計邏輯，當所有數據采集完成一次之后立即送出中斷信號觸發DSP讀取。

　　4 測試結果

　　利用Signal Tap II Logic Analyzer在線邏輯分析儀進行板上硬件實際調試，圖7為SignalTap加速度在線采集實測波形。測試結果顯示數據采集和處理符合芯片時序要求;FPGA與DSP的EMIF接口配合良好，經過后續DSP軟件算法處理后能成功推算出移動物體當前的GPS信息，及時上報CPU(每秒1 s)。其中SPI總線通信時鐘為1.4 MHz。經過測試，系統完全能夠達到設計要求，已在某大型通信系統中得到應用。