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　　作為全球領(lǐng)先的SoC/ASIC原型解決方案供應(yīng)商，S2C日前宣布他們已經(jīng)開發(fā)了一種原型驗(yàn)證產(chǎn)品，即TAI Verification Module(專利申請(qǐng)中)。它允許使用者通過一條x4 PCIe Gen2通道到連接FPGA原型中的用戶設(shè)計(jì)和用戶的電腦，使得用戶能夠使用大量數(shù)據(jù)和測(cè)試向量對(duì)FPGA原型中的用戶設(shè)計(jì)進(jìn)行快速驗(yàn)證。基于Altera Stratix-4 GX FPGA的TAI Verification Module將Altera 的SignalTap Logic Analyzer集成到了S2C的TAI Player軟件中，它能支持在多個(gè)FPGA進(jìn)行RTL 級(jí)別調(diào)試。這項(xiàng)創(chuàng)新的技術(shù)在設(shè)計(jì)編譯過程中建立了多組，每組480個(gè)probe，從而使用戶能在不需要進(jìn)行冗長的FPGA重新編譯的情形下在多個(gè)FPGA中查看數(shù)以千計(jì)的RTL級(jí)probe。

　　S2C的董事長及首席技術(shù)官M(fèi)on-Ren Chene先生說：“從2003年起，我們就一直和客戶緊密合作。我們注意到許多客戶都想把他們PC端大量的測(cè)試數(shù)據(jù)傳送給基于FPGA的原型或者將基于FPGA的原型測(cè)試結(jié)果傳送回PC。此外，多數(shù)客戶運(yùn)用FPGA廠商的工具來進(jìn)行驗(yàn)證調(diào)試，而且在最近，更多客戶使用新的第三方工具。FPGA廠商工具的一大限制就是其一次只允許客戶調(diào)試一次FPGA。這對(duì)于單一FPGA解決方案還是比較適宜的，但是對(duì)于多FPGA解決方案——比如我們于2011年4月發(fā)布的最新32.8M門的4 FPGA Quad S4 TAI LM 來說局限性則是非常大的。”我們帶來的Verification Module技術(shù)能通過一條 x4 PCIe Gen 2通道使基于FPGA的原型和用戶的驗(yàn)證環(huán)境達(dá)到雙向快速的數(shù)據(jù)傳送。TAI Verification Module也能允許用戶同時(shí)查看多顆FPGA發(fā)來的信號(hào)。”

　　三種運(yùn)行模式

　　S2C S4 TAI Verification Module提供了三種使用方式：Verification Mode(驗(yàn)證模式)、Debug Mode(調(diào)試模式)及Logic Mode(邏輯模式)。驗(yàn)證模式使用SCE-MI或定制的C-API通過一條 x4-lane PCIe Gen2通道實(shí)現(xiàn)海量數(shù)據(jù)和PC之間的傳輸。在調(diào)試模式中，S4 TAI Verification Module通過使用Altera SignalTap且同時(shí)保持用戶的RTL名從而實(shí)現(xiàn)了多個(gè)FPGA的同步調(diào)試。在邏輯模式中，用戶能原型化一個(gè)設(shè)計(jì)，其容量能達(dá)到3.6M門。 Verification Module中所有的調(diào)試和驗(yàn)證設(shè)置都在TAI Player Pro?中完成。

　　驗(yàn)證模式

　　驗(yàn)證模式利用TAI Verification Module的高速PCIe Gen2接口將大量驗(yàn)證數(shù)據(jù)在PC和TAI Logic Module之間進(jìn)行雙向快速地傳輸。該模式能將原型系統(tǒng)和仿真器直接連接進(jìn)行同步仿真。用戶能利用下圖所示的S2C提供的定制C-API或者符合行業(yè)標(biāo)準(zhǔn)的SCE-MI接口：

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　　調(diào)試模式

　　調(diào)試模式則利用了用戶現(xiàn)有的Altera SignalTap調(diào)試環(huán)境。TAI Verification Module從TAI Logic Module中的多個(gè)FPGA獲取用戶定義的信號(hào)通過JTAG接口與SignalTap連接。

　　如下圖所示，TAI Verification Module直接插在了新的Quad S4 TAI Logic Module上：

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　　最高能見度

　　Quad S4 Logic Module中每個(gè)FPGA的120信號(hào)都接到了Verification Module的FPGA中。用戶能在Quad S4 Logic Module的每個(gè)FPGA中進(jìn)行120 x N信號(hào)的路徑選擇。在最初的軟件發(fā)布版本，N固定在4上，但是在今后的版本中這將由用戶來定義。所有的用戶必須在設(shè)計(jì)綜合前在RTL級(jí)選擇Probes并且將它們按照每個(gè)FPGA120個(gè)probe來進(jìn)行分組。TAI Player Pro自動(dòng)采用的多路復(fù)用技術(shù)將來自多個(gè)FPGA的調(diào)試信號(hào)發(fā)送至Verification Module的單個(gè)AlteraSignalTap，并保留RTL的名字。在使用Altera的SignalTap調(diào)試過程中的調(diào)試數(shù)據(jù)存儲(chǔ)在Verification Module FPGA的存儲(chǔ)器中只到預(yù)先設(shè)置的觸發(fā)條滿足。

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　　邏輯模式

　　S4 TAI Verification Module能作為小規(guī)模的SoC或ASIC設(shè)計(jì)高達(dá)3.6M門容量的單個(gè)原型使用。S4 TAI Verification Module能配置在AlteraStratix IV 180或360 GX FPGA上，并且在4個(gè) LM連接器上共有480個(gè)外部I/O，x4 PCIe Gen2接口和2對(duì)SMA接口的千兆比特收發(fā)器。

　　實(shí)用性

　　TAI Verification Module硬件現(xiàn)在已供使用。