RISC-V開放指令集架構（ISA）正為芯片產業帶來革命性機遇，其開源性與模塊化特性助力企業實現定制化、差異化創新，顯著加速產品迭代。隨著RISC-V向高性能多核架構演進，軟硬件協同驗證復雜度急劇攀升，成為芯片開發的關鍵挑戰之一。混合仿真：融合物理原型與虛擬原型的前沿技術混合仿真是一種先進的芯片驗證技術，它通過將硬件仿真與虛擬原型相結合，構建出一個兼具高精度和高運行效率的混合系統。該系統不僅支持更早的架構優化與軟件開發，還能顯著提升關鍵IP模塊的驗證效率。混合仿真主要應用于三大場景：

1. 架構探索

在芯片架構設計階段，需頻繁調整總線、內存帶寬和緩存結構等參數。混合仿真允許將需高精度仿真的部分（如RTL設計）與低精度但速度快的事務級模型協同運行，從而實現速度與精度的平衡，幫助團隊快速識別性能瓶頸、優化系統架構。

2. 早期軟件開發

傳統開發中，軟件團隊常需等待硬件完全就緒才能開始工作，容易造成項目延遲。混合仿真支持在虛擬平臺上集成已完成的硬件模塊，軟件團隊可提前開展驅動開發和應用測試，大幅縮短開發周期，實現軟硬件并行開發。

3. 硬件驗證

混合仿真能夠在實際軟件負載下測試硬件系統，提供更真實的驗證環境。工程師可提前發現性能、兼容性等問題，及時修復優化，從而提高芯片設計的可靠性和整體質量。可擴展的高性能RISC-V全系統仿真平臺在2025年8月27日ANDES RISC-V CON北京活動現場，思爾芯副總裁陳英仁先生分享了一個集“高性能+可擴張+軟/硬結合”的解題思路，來應對RISC-V多核架構演進導致驗證復雜度提升的挑戰。

該方案結合思爾芯的“芯神匠”架構設計軟件，“芯神瞳”原型驗證平臺，以及MachineWare的虛擬平臺SIM-V。SIM-V內置的Andes RISC-V核參考模型全面支持指令架構及矢量擴展，并深度集成了Andes Custom Extension（ACE），用戶能夠通過擴展API在仿真環境中實現和驗證自定義指令。方案融合了多工具的混合加速優勢，支持無需物理核即可早期驗證自定義指令，其混合架構兼具速度與精度：SIM-V運行遠快于RTL仿真且保持功能準確性；外設在FPGA原型中以接近真實硬件速度運行，相比純軟件仿真大幅提升了I/O真實感。整體實現精準的軟硬件交互，提供全系統調試可視性與定制擴展性能分析，顯著縮短ISA及外設的迭代周期。同時，該方案具備豐富的應用場景，覆蓋硅前軟件開發、軟硬件協同驗證、系統性能調優以及自定義指令集（ISA）調試等多個關鍵環節。它能夠有效幫助客戶縮短產品上市時間，降低開發成本，提升軟件就緒度，并提供高度靈活的驗證環境。此外，其混合模式（Hybrid Mode）支持在同一平臺上并行實現周期精確的調試與高速功能執行，兼顧精度與效率，全面加速芯片設計與驗證流程。