摘 要： 針對傳統ADC/DAC應用中采樣數據并行傳輸存在線間串擾大、同步難等問題，設計了一種基于高速串行協議——JESD204B的數據收發接口。以Xilinx公司V7系列FPGA為核心控制單元設計電路，在單通道傳輸速率為6 Gb/s的條件下完成數據收發測試，驗證了傳輸過程中數據的同步性、準確性及整體方案的可行性。設計結果表明，這種串行傳輸方式不僅解決了并行傳輸所帶來的諸多問題，還降低了制板設計時PCB布線的復雜程度、減少了板層數量、節約了成本。
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0 引言

數據轉換器包括模數轉換(Analog-to-Digital Converter，ADC)和數模轉換(Digital-to-Analog Converter，DAC)，是集成電路中的重要組成部分。在數字信號處理技術發展的過程中，普通的數據轉換器已難以滿足用戶對數據傳輸速率和轉換速率的需求，這促使了高速ADC/DAC及其相關技術的快速發展。

傳統的采樣數據多使用并行傳輸方式，該方式不僅使信號容易受到同步難、線間串擾大等問題的影響，還帶來PCB布局布線復雜、板層多、成本高等諸多弊端。本文就該問題研究了高速串行數據傳輸協議——JESD204B，并基于該協議設計了一種高速數據轉換器與FPGA之間的數據傳輸接口。最終通過以Xilinx Virtex-7系列FPGA為邏輯控制單元搭建電路進行實驗測試，驗證了設計的正確性和可行性。

1 JESD204B協議的優勢

互補金屬氧化物半導體（Complementary Metal Oxide Semiconductor，CMOS）和低電壓差分信號（Low-Voltage Differential Signaling，LVDS）是數據轉換器與FPGA間常用的兩種接口電平標準。其中CMOS的瞬態電流會隨著數據轉換率的提高而增大；LVDS的電流和功耗雖然較為平穩，但接口可支持的最高速率受到限制(僅1～2 Gb/s)[1]。因此這兩種接口標準已不再能滿足用戶對轉換器在轉換速率、分辨率和更低功耗等方面的需求。

JESD204B作為高速串行協議提供了一種高性能低功耗的接口解決方案，它的主要優勢在于：簡化了系統設計，使得PCB布局布線更輕松；減少了芯片引腳數量，從原來的多引腳低速并行接口升級到少引腳高速度串行接口；降低了總體成本，能夠實現更小的IC封裝和電路板設計，從而降低成本。基于這些優勢，JESD204B特別適合一些高速應用，如4G、LTE、醫學影像處理、雷達通訊等。

目前，主流的半導體廠商都推出了支持該協議的高速數據轉換器，因此針對高速數據串行傳輸的接口設計是非常必要的。由于FPGA具有硬件可編程性、運行速度快、性能穩定等優勢，且擁有多個Bank 的高速收發器能夠支持JESD204B協議，故在應用中多使用FPGA作為邏輯器件與ADC/DAC配合使用，方案架構如圖1[2]。

2 JESD204B協議接口結構

JESD204B協議主要由4個部分組成，分別是物理層、鏈路層、傳輸層和應用層[3]，如圖2。

其中物理層用來實現高速串行數據的發送與接收、串行與并行之間的形式轉換，即以比特流的形式來傳輸數據。本設計中使用FPGA的transceiver模塊來完成物理層的功能。

鏈路層主要負責對采樣數據進行8b/10b解碼、編碼以及后續鏈路操作。其中，發送端數據鏈路層負責完成同步字符/K/=/K28.5/的產生與編碼、多幀同步、鏈路對齊、鏈路同步等操作[2]；接收端數據鏈路層負責完成向發射端請求同步信號、/K/=/K28.5/字符的檢測與還原。

傳輸層主要完成對發送和接收數據的格式進行相關操作。發送端傳輸層負責根據用戶對數據格式的配置對數據重新打包，包括對采樣數據添加尾碼以及控制位等；而對于接收端傳輸層而言，是根據用戶對數據格式的配置來剝離尾碼及控制位，恢復出原始數據并送至總線。

3 高速串行數據傳輸接口設計與實現

3.1 總體設計方案

選用Xilinx公司V7系列FPGA-XC7VX690T作為設計的邏輯控制單元，其內部集成了80組高速收發器GTH，所支持的最高線上速率為13.1 Gb/s，而JESD204B協議的傳輸速率上限為12.5 Gb/s，因此滿足設計要求。

為了確定時鐘配置，首先要計算線上速率。設采樣率為600 MS/s，每個采樣數據的精度為16位，那么計算得到線上速率為(600 M×16) b/s，又因為在傳輸的過程中經過8 b/10 b編碼，因此總的線上速率為(600 M×16) b/s/8×10=12 Gb/s，逼近了協議所能支持的最大速率。為了兼顧采樣率與線上速率，將采樣數據拆分為高8位與低8位，分別通過兩個通道進行傳輸。此時單通道上的速率降為6 Gb/s，接近協議傳輸速率上限的一半且保證了采樣率。進而依據core clk=line rate/40的關系計算出本地時鐘為150 MHz。為了保證時鐘信號的質量，選擇由外部信號源提供600 MHz時鐘信號，再由時鐘芯片進行4分頻產生差分時鐘信號輸入FPGA。最后進行鏈路參數設計，主要涉及到以下幾個重要參數：

L：鏈路中通道的個數

F：每幀中的字節個數

S：每個數據轉換器每幀轉換的樣本個數

K：每多幀中的幀數

M：每個器件中數據轉換器的數量