一，JESD204B應用的優(yōu)缺點

接觸過FPGA高速數(shù)據(jù)采集設計的朋友，應該會聽過新術語“JESD204B”。這是一種新型的基于高速SERDES的ADC/DAC數(shù)據(jù)傳輸接口。隨著ADC/DAC的采樣速率變得越來越高，數(shù)據(jù)的吞吐量越來越大，對于500MSPS以上的ADC/DAC，動輒就是幾十個G的數(shù)據(jù)吞吐率，如果依舊采用傳統(tǒng)的CMOS和LVDS已經(jīng)很難滿足設計要求，因此“JESD204B”應運而生。現(xiàn)在各大廠商的高速ADC/DAC上基本都采用了這種接口。

與LVDS及CMOS接口相比，JESD204B數(shù)據(jù)轉(zhuǎn)換器串行接口標準可提供一些顯著的優(yōu)勢，比如更簡單的布局以及更少的引腳數(shù)。也因此它獲得了更多工程師的青睞和關注，它具備如下系統(tǒng)級優(yōu)勢：

1、更小的封裝尺寸與更低的封裝成本：JESD204B不僅采用8b10b編碼技術串行打包數(shù)據(jù)，而且還有助于支持高達12.5Gbps的數(shù)據(jù)速率。顯著減少數(shù)據(jù)轉(zhuǎn)換器和FPGA上所需的引腳數(shù)，從而可幫助縮小封裝尺寸，降低封裝成本；

2、簡化的PCB布局與布線：更少的引腳數(shù)可顯著簡化PCB布局與布線，因為電路板上的路徑更少。由于對畸變管理的需求降低，因此布局和布線可進一步簡化。這是因為數(shù)據(jù)時鐘嵌入在數(shù)據(jù)流中，并在接收器中與彈性緩沖器結合，無需通過“波形曲線”來匹配長度。下方圖片是JESD204B接口對簡化PCB布局有多大幫助的實例；

3、高靈活布局：JESD204B對畸變要求低，可實現(xiàn)更遠的傳輸距離。這有助于將邏輯器件部署在距離數(shù)據(jù)轉(zhuǎn)換器更遠的位置，以避免對靈敏模擬器件產(chǎn)生影響；

4、更簡單的時序控制；

5、滿足未來需求：該接口能夠自適應不同數(shù)據(jù)轉(zhuǎn)換器分辨率。對于未來模數(shù)轉(zhuǎn)換器（ADC）及數(shù)模轉(zhuǎn)換器（DAC）而言，無需對TX/RX電路板進行物理上的重新設計。

圖:LVDSDAC的PCB布局（左）；采用JESD204B的相同DAC的PCB布局（右）

下表是JESD204B、LVDS接口之間的對比：

既然JESD204B接口的優(yōu)點如此多，這是不是意味著大家都要選取JESD204B接口了呢？

不一定。與LVDS接口相比，JESD204B的缺點是具有更長的絕對時延，這對于有些應用來說是不可接受的。

盡管JESD204B可提供很多優(yōu)勢，但有些應用要求極短的時延，最好是無時延。一個很好的實例是電子戰(zhàn)中使用的信號屏蔽器。該設備不僅要求絕對時延，而且需要最大限度地降低任何可能的延遲。

對于這種應用，依舊應該考慮使用LVDS接口，因此它沒有在JESD204B上進行數(shù)據(jù)串行化的延遲。

二，JESD204B協(xié)議相關介紹

1、什么是JESD204B協(xié)議

該標準描述的是轉(zhuǎn)換器與其所連接的器件（一般為FPGA和ASIC）之間的數(shù)GB級串行數(shù)據(jù)鏈路，實質(zhì)上，具有高速并串轉(zhuǎn)換的作用。

2、使用JESD204B接口的原因

a.不用再使用數(shù)據(jù)接口時鐘（時鐘嵌入在比特流中，利用恢復時鐘技術CDR）

b.不用擔心信道偏移（信道對齊可修復此問題，RX端FIFO緩沖器）

c.不用再使用大量IO口，布線方便（高速串行解串器實現(xiàn)高吞吐量）

d.多片IC同步方便

JESD204A和JESD204B參數(shù)對比如下圖所示：

3、關鍵變量

M：converters/device，轉(zhuǎn)換器（AD/DA）數(shù)量

L：lanes/device（link），通道數(shù)量

F：octets/frame（perlane），每幀的8位字節(jié)數(shù)

K：frames/multiframe，每個多幀的幀數(shù)

N：converterresolution，轉(zhuǎn)換器分辨率

N’：totalbits/sample，4的倍數(shù)，N’=N+控制和偽數(shù)據(jù)位。

S：samples/converter/framecycle，每個轉(zhuǎn)換器每幀發(fā)送的樣本數(shù)。當S=1時，幀時鐘=采樣時鐘

CS：controlbits/sample

CF：controlwords/framecycle/device（link），通常只在HD=1時使用。

4、subclass0~2確定延遲

subclass0：不支持確定延遲；

subclass1：SYSREF，（AD9370支持的是子類1，IP核默認也是子類1），利用確定延遲來對齊多片IC；

subclass2：SYNC~。

5、subclass1的三個階段

A、第一階段，代碼組同步（CGS）

a、RX將SYNC～引腳拉低，發(fā)出一個同步請求。

b、TX從下一個符號開始，發(fā)送未加擾的/K28.5/符號（每個符號10位）。

c、當RX接收到至少4個無錯誤的連續(xù)/K28.5/符號時，RX同步，然后將SYNC～引腳拉高。

d、RX必須接收到至少4個無錯誤8B/10B字符，否則同步將失敗，鏈路留在CGS階段。

e、CGS階段結束，ILAS階段開始。

注意：

a、串行數(shù)據(jù)傳輸沒有接口時鐘，因此RX必須將其數(shù)位及字邊界與TX串行輸出對齊。RX向TX發(fā)送~SYNC請求信號，讓其通過所有信道發(fā)送一個已知的重復比特序列K28.5。RX將移動每個信道上的比特數(shù)據(jù)，直到找到4個連續(xù)的K28.5字符為止。此時，它不僅將知道比特及字邊界，而且已經(jīng)實現(xiàn)了CGS。

b、RX~SYNC的輸出必須與RX的幀時鐘同步，同時要求TX的幀時鐘與~SYNC同步（可通過~SYNC復位TX的幀時鐘計數(shù)器來實現(xiàn)）。

c、不能使用交流耦合。

B、第二階段，初始通道同步（ILAS）：

a、在JESD204B中，發(fā)送模塊捕捉到SYNC~信號的變換，在下一個本地多幀（LMFC）邊界上啟動ILAS。

b、ILAS主要對齊鏈路的所有通道，驗證鏈路參數(shù)，以及確定幀和多幀邊界在接收器的輸入數(shù)據(jù)流中的位置。

c、ILAS由4個多幀組成。每個多幀最后一個字符是多幀對齊字符/A，第一，三，四個多幀以/R字符開始，以/A字符結束。接收器以各通道的最后一個字符/A對齊接收器內(nèi)各通道內(nèi)各多幀的末尾。

d、這些特定的控制字符只用于初始通路對齊序列中，而不用在數(shù)據(jù)傳輸?shù)娜魏纹渌A段。CGS和ILAS階段不加擾。

e、RX模塊中的FIFO吸收信道偏移。

C、第三階段，數(shù)據(jù)傳輸階段：

沒有控制字符，獲取鏈路全帶寬。利用字符替換來監(jiān)視數(shù)據(jù)同步，多幀計數(shù)器LMFC。

6.Deviceclk

系統(tǒng)基準時鐘，提供采樣時鐘，JESD204B時鐘，幀串行器時鐘。產(chǎn)生幀時鐘和多幀時鐘。器件時鐘用來捕捉SYSREF，并完成幀和多幀時鐘的前沿相位對齊。子類1中，多幀時鐘周期必須是器件時鐘的整數(shù)倍。ADC/DAC/FPGA可運行于不同速率，但必須同源且頻率相關。

7、同步對齊過程

發(fā)送器和接收器各維護一個多幀計數(shù)器（LMFC），所有發(fā)送器和接收器連接到一個公共（源）SYSREF，這些器件利用SYSREF復位其LMFC，這樣所有LMFC應互相同步（在一個時鐘周期內(nèi)）。

SYSREFsignal（DeviceSubclass1）：

a、確定時延（小于1個多幀時鐘周期）。

b、對齊和器件時鐘同源，LMFC周期的整數(shù)倍，在DeviceClk沿變化時采樣SYSREF信號，確定時延，對齊多幀和幀時鐘。SYSREF用于對齊所有收發(fā)器件LMFC相位。

SYNC~signal：

同步請求信號。接收端：與接收器幀時鐘同步。CGS后在接收端LMFC邊沿拉高。釋放SYNC（所有器件都會看到）后，發(fā)送器在下一次（TX）LMFC繞回0時開始ILAS。如果F*K設置適當，大于（發(fā)送器編碼時間）+（線路傳播時間）+（接收器解碼時間），則接收數(shù)據(jù)將在下一個LMFC之前從接收器的SERDES傳播出去。接收器將把數(shù)據(jù)送入FIFO，然后在下一個（RX）LMFC邊界開始輸出數(shù)據(jù)。發(fā)送器SERDES輸入與接收器FIFO輸出之間的已知關系稱為確定性延遲。

三，JESD204B具體應用實例

1、相控陣雷達下行同步采集技術應用

多通道數(shù)據(jù)的同步采集是數(shù)字相控陣雷達下行數(shù)據(jù)接收和處理要解決的關鍵問題。提出了支持JESD204B協(xié)議的模數(shù)轉(zhuǎn)換器和支持JESD204B協(xié)議的FPGA軟核相結合的設計方案。利用JESD204B協(xié)議的確定性延遲特性,只要保證通道間下行數(shù)據(jù)的相互延遲不超過一個多幀時鐘周期,通過關鍵控制信號的設計和處理,通道間可以實現(xiàn)數(shù)據(jù)的同步,有效控制板內(nèi)多片ADC之間進行同步采樣,從而解決數(shù)字相控陣雷達下行數(shù)據(jù)因采集帶來的相位一致性問題。

2、雷達多通道同步采集實現(xiàn)

該設計是一種軟硬件結合的簡化方案,通過合理設計硬件、設計SYSREF信號的扇出控制邏輯,在一定采樣率范圍內(nèi)滿足JESD204B協(xié)議ADC多片多通道之間采樣點相對時延固定,從而確保各通道采集信號相位一致。JESD204B協(xié)議支持的確定性延遲特性保證了設計實現(xiàn)。驗證方案的測試電路采用Xilinx K7系列FPGA控制兩片AD9694(采樣率320Msps)同步采集,證實設計方案滿足應用需求。

3、雷達視頻信號同步傳輸設計與實現(xiàn)

以寬帶測向接收機中多波束比幅測向為背景,設計了基于JESD204B協(xié)議的高速背板視頻信號同步傳輸方案。時鐘、JESD204B協(xié)議參數(shù)的設計合理,實現(xiàn)了2塊多通道視頻幅度采集板與1塊數(shù)據(jù)處理板之間線速率為6.25Gbps的高速同步傳輸,解決了多波束比幅測向前多通道視頻信號傳輸同步問題。

4、高速ADC應用與研究

在成像設備、通信、雷達、工業(yè)儀器儀表等需要實時傳輸大量數(shù)據(jù)的行業(yè)中,要求其數(shù)模轉(zhuǎn)換器的采樣率越來越高、數(shù)據(jù)位越來越大、帶寬越來越寬、傳輸速率越來越快。這對高速數(shù)據(jù)采集傳輸系統(tǒng)提出了更高的要求。傳統(tǒng)的ADC大多使用并行總線進行數(shù)據(jù)傳輸,隨著采樣率的提高,捕獲數(shù)據(jù)量的激增,并行總線的吞吐率需大大提升,這就要增加輸出數(shù)據(jù)線的位數(shù),而位數(shù)的增加需要占用大量的芯片管腳,使芯片和PCB的小型化難以實現(xiàn)并且在大量高速數(shù)據(jù)信號走線的同時控制電壓噪聲也是難以做到的。

與傳統(tǒng)的并行總線傳輸ADC相比,使用高速串行總線傳輸?shù)腁DC具有非常明顯的優(yōu)勢,其中所需的信號傳輸線大大減少,總線傳輸速率也明顯提升,并且在提高數(shù)據(jù)傳輸速率的同時節(jié)省了布線空間,同時也降低了芯片功耗。使用高速串行總線傳輸?shù)腁DC不僅在體積、功耗和數(shù)據(jù)傳輸速率都比并行總線傳輸?shù)腁DC更具優(yōu)勢。在高速數(shù)據(jù)采集傳輸系統(tǒng)中,串行總線傳輸?shù)腁DC已成為今后的發(fā)展趨勢。在研究了高速串行傳輸技術后,設計了基于JESD204B協(xié)議的串行總線技術的ADC,并設計了基于此協(xié)議的高速ADC采樣電路,該模數(shù)轉(zhuǎn)換芯片支持JESD204BSubclass1工作模式,通過FMC接口與高性能FPGA的GTH接口相連接收ADC采樣后的數(shù)據(jù),最終通過PCIE金手指與PC端進行傳輸。

5、JESD204B協(xié)議中自同步加解擾電路設計與實現(xiàn)

作為JEDEC最新修訂的AD/DA串行傳輸協(xié)議,JESD204B采用自同步擾碼對數(shù)據(jù)鏈路層原始信號進行隨機化轉(zhuǎn)換,有效地避免了雜散頻譜產(chǎn)生,減少了物理層誤碼概率.基于經(jīng)典狀態(tài)機結構對JESD204B協(xié)議中自同步加擾及解擾電路進行設計實現(xiàn),根據(jù)協(xié)議中自同步擾碼的原理細節(jié),提出了一種加擾與解擾狀態(tài)電路的設計方案,最終對該方案進行實現(xiàn)、仿真與綜合.仿真與綜合結果表明該方案充分兼容協(xié)議控制信號,功能完全符合協(xié)議要求,增強了加解擾電路的穩(wěn)定性與容錯性,同時提高了電路的處理效率,可應用于JESD204B高速串行接口電路設計中。

以上就是關于JESD204B的應用場景的介紹，明德?lián)P可承接基于JESD204B的高速數(shù)據(jù)傳輸項目，若想了解更多，可聯(lián)系。