Chipworks制程分析室的研究人員對使用臺積電28nm HPL制程工藝（基于gatelast HKMG技術(shù)）制作的賽靈思Kintex-7 FPGA芯片進(jìn)行了工藝 解剖，這是分析報告。
由于我們過去曾經(jīng)先后分析過Intel前后兩代采用gatelast HKMG工藝制作的45nm至強處理器和32nmWestmere處理器兩款產(chǎn)品，因此這次我們當(dāng)然會將臺積電的類似產(chǎn)品與其進(jìn)行對比分析；同樣，我們還會回顧我們?nèi)ツ昵锛緦?a href="http://www.3532n.com/tags/松下/" target="_blank">松下采用gatefirst HKMG工藝制作的Uniphier芯片的分析結(jié)果。
臺積電Gate last HKMG 28nm HPL制程產(chǎn)品：賽靈思Kintex-7?我們首先從賽林思的Kintex-7 FPGA產(chǎn)品入手吧！Kintex家族產(chǎn)品是賽林思最近推出的28nm制程7系列FPGA芯片中的中端產(chǎn)品，該系列產(chǎn)品的設(shè)計訴求是達(dá)到最高的性能價格比，保持芯片的性能與其前代Virtex-6產(chǎn)品類似，但價格則減至前者的一半左右。

1-互聯(lián)層，關(guān)鍵尺寸分析數(shù)據(jù)：

如圖1所示，Kintex-7系列產(chǎn)品采用了11層金屬互聯(lián)層的設(shè)計，其中屬于1x層的有第1-4層金屬層，節(jié)距為96nm左右，這也是我們目前為止所見節(jié)距最小的產(chǎn)品。
賽靈思 Kintex-7 FPGA產(chǎn)品互連層縱剖圖根據(jù)我們初步的分析結(jié)果，柵極觸點節(jié)距（Contacted gate pitch）為118nm，最小柵長則為33nm左右，當(dāng)然由于置換柵技術(shù)的采用，我們無從準(zhǔn)確地知道原始的多晶硅偽柵極的寬度，而這個寬度才是真正用于在自對準(zhǔn)工藝中定義漏源極的重要尺寸。

2-Layout分析：

圖2的頂視圖則顯示臺積電在這款芯片中采用了限制條件較為嚴(yán)格的電路布局設(shè)計準(zhǔn)則，過去在有關(guān)gatefirst和gatelast優(yōu)劣的辯論中，類似的話題也曾被經(jīng)常提及。圖中可見這款產(chǎn)品采用了單向式布局（即通常所說的1D Layout，電路圖像僅朝同一個方向延伸，與之相對的是曼哈頓式布局即通常所說的2D Layout，圖像可朝水平和垂直方向延伸），并采用了許多虛擬柵來保證光刻尺寸變異性。不過這種單向式布局方式相比曼哈頓式布局，在電路密度方面的確有所下降。[[wysiwyg_imageupload:189:]]?圖2 柵極以及有源層顯微頂視圖
?從外表上看，芯片在制造過程中似乎使用了雙重成像技術(shù)，并應(yīng)用了Cut掩模板（Cut mask，即利用向垂直方向的圖像來切斷水平方向的圖像）。由于FPGA芯片的布局靈活程度通常要比邏輯芯片要更好，因此這款芯片中采用了大量虛擬柵和虛擬有源區(qū)的布局設(shè)計。

3-HKMG柵極結(jié)構(gòu)分析：

柵極結(jié)構(gòu)方面，臺積電這款28nm制程產(chǎn)品與Intel 45nm制程產(chǎn)品存在一些相似之處。
兩款產(chǎn)品的柵極都采用了以下的同樣制作步驟：
1-??? 首先生成柵極底部的緩沖氧化層，該層的存在可保護(hù)High-k柵絕緣層；2-??? 接著淀積High-k柵絕緣層；3-??? 淀積PMOS/NMOS通用功函數(shù)金屬層（一般是TiN材料為主）；4-??? 接著淀積多晶硅犧牲柵極；5-??? 用自對準(zhǔn)工藝進(jìn)行漏源極離子注入，漏源極高溫退火處理；6-??? 淀積互聯(lián)介電層，并進(jìn)行平坦化處理，直至多晶硅柵極頂部暴露在外；7-??? 多晶硅犧牲柵蝕刻；8-??? PMOS/NMOS金屬柵形成并進(jìn)行平坦化處理。
可見與Intel 45nm制程產(chǎn)品采用的High-k first+gate last HKMG工藝類似（Intel 32nm制程產(chǎn)品已升級為采用High-k last+gate last工藝），臺積電28nm HPL產(chǎn)品同樣采用了High-k first-gate last工藝。
當(dāng)然兩者也存在一些區(qū)別，主要在以下幾點：
1-??? 臺積電這款芯片中并沒有采用嵌入式SiGe硅應(yīng)變技術(shù)；2-??? 臺積電這款芯片的PMOS柵極中可見存在一個厚度較大的高密度金屬層，而Intel的產(chǎn)品中沒有類似的結(jié)構(gòu)；3-??? 臺積電芯片的柵極頂部并未見有采用可施加應(yīng)力的介電層結(jié)構(gòu)；4-??? 臺積電芯片柵極的側(cè)墻結(jié)構(gòu)與Intel不同，應(yīng)該是具備對漏源極進(jìn)行微調(diào)的功能。
過去，Intel曾宣稱在NMOS晶體管中可以利用金屬柵極和觸點結(jié)構(gòu)來向NMOS管的溝道施加應(yīng)力；我們推測臺積電可能也有采用類似的技術(shù)，但是其觸點的位置距離柵極邊緣的距離顯然更大，不太可能起到產(chǎn)生應(yīng)力的作用。另外一方面，我們并沒有看出PMOS管上有使用特殊的應(yīng)變技術(shù)，因此其PMOS管中采用的應(yīng)變技術(shù)（如果真有采用的話）機理未知，當(dāng)然PMOS柵極中較厚的高密度金屬層也許有形成應(yīng)力的功用。
不過，大家不要忘記這款芯片采用的是28nm HPL制程，而這個級別制程的產(chǎn)品一般對管子的電流驅(qū)動能力要求并不如HP等高性能制程，因此一般這個級別制程產(chǎn)品中不會應(yīng)用嵌入式硅鍺技術(shù)。
目前有關(guān)這款產(chǎn)品的詳細(xì)分析工作還在進(jìn)行中，需要了解更多細(xì)節(jié)的讀者可以參閱這個鏈接。