今年年初，美國硅谷舉辦了“首屆年度芯粒設計峰會”。此次峰會的主題是：

“摩爾定律”已經失效，我們剩下的只有封裝。

在筆者之前的文章中提到過：

如今，來自一家公司的多芯粒設計正在大量出貨，他們準備圍繞芯粒組建自己的生態系統，而芯粒商店這種愿景目前還只是天方夜譚。

許多公司在制造芯粒時并未考慮到與其他公司的芯粒一同使用的情況，所以，要使用這些不同公司生產的芯粒進行基于芯粒的設計，必然需要解決一些技術問題。這類似于，我們從不同的制造商購買芯片，然后把它們放在一塊 PCB 上，以構建一個可以運行的系統，但設計這些芯片的公司從未預想過此種使用場景。

2.5D vs 3D

首先在此澄清，我們討論的是將多個基于芯粒的設計整合到一個中介層上（硅中介層或有機中介層），而不是真正的 3D 設計，即多個裸片彼此堆疊。這種設計已經上市了（例如，索尼的圖像傳感器有一個包含邏輯、存儲器和傳感器本身的三裸片堆疊）。然而，堆疊多個裸片通常需要利用硅通孔 (through-silicon vias，TSV)，所以需要非常仔細地設計芯片，以確保所有東西都能對齊。要將不同廠商生產的裸片堆疊成真正的 3D 設計，這個過程相當漫長。

目前，任何真正的 3D 裸片堆疊都是由一家公司設計的，將一個大型設計分割成多個裸片。而且除了對齊所有 TSV，還需要解決艱巨的散熱挑戰。

因此，在后文（以及可以預見的未來）中，我們所說的基于芯粒的設計都是指 2.5D 設計。

交換格式

如果要完成一個基于芯粒的設計，那么我們的設計工具需要具備相應的功能來讀取描述芯片的重要信息。目前，有兩項重要的標準化工作。

首先，臺積電在去年 10 月的 OIP 上宣布推出 3Dblox，3Dblox 是一個開放的標準：

3Dblox 提供了能夠代表當前和未來所有 3D-IC 結構的通用語言結構

將 3D-IC 結構模塊化，從而使 EDA 工具和設計流程更加簡單和高效

確保標準化的 EDA 工具和設計流程符合臺積電 3DFabric 技術

3Dblox不是本文重點，Cadence 的工具組合支持 3Dblox（上表中的所有綠點）。

另一個標準是 CDXML，即“Chip Data Exchange Markup Language，芯片數據交換標記語言”。該標準由 OCP（開放計算項目基金會）開發。在芯粒峰會的第一天，JEDEC 和 OCP 就宣布正在合作制定這一標準，并將被納入 JEP30，即 JEDEC 的零件模型指南。

那么，至少現在我們有兩個開放標準：3Dblog 和 CDXML。

通信標準

存在兩個可行的通信標準：一個是 Bundle-of-Wires (BoW)，目前用于正在進行的設計；另一個是 UCIe (Universal Chiplet Interconnect Express)，其 IP 即將上市。然而，盡管有英特爾、AMD、Arm、谷歌、Meta、高通等公司的背書，且 UCIe 有望成為終極標準，峰會的參與者依然認為 UCIe 標準“尚未完全準備就緒”。

已知良好裸片

將多個芯粒封裝到一個封裝中與只使用單個裸片并不相同。如果使用單個裸片，就要在封裝成本和晶圓測試成本之間做出權衡。測試器較為昂貴，因此在晶圓劃片前耗費太多精力進行裸片測試比較浪費成本。當然，封裝也需要成本，所以也不能浪費太多封裝。但如果因為裸片質量不佳而浪費了一個封裝，那么并不算浪費了裸片，因為它已經報廢了。

如果一個封裝內有多個裸片，那么成本計算方式將完全不同。如果在晶圓測試中遺漏了一個不良裸片，那么當它與所有其他裸片一起封裝時，則不僅僅是浪費了一個不良裸片（以及封裝的成本），也浪費了這個封裝中所有質量良好的裸片。另外，多個芯粒的封裝成本比單個芯粒要高得多。因此，很有必要在進入組裝階段之前，對每個裸片進行全面測試。這些裸片稱為 KGD（Known Good Die），即已知良好裸片。

可以采用一些措施來優化封裝過程，例如在只置入部分裸片的情況下測試一個封裝。如此一來，可以先置入成本低廉的裸片，然后進行測試，最后再置入昂貴的裸片（如最先進節點的 CPU 或 GPU）。這樣可以避免由于某個非常便宜的元件發生故障而導致某個昂貴的元件也被迫報廢。

測試

多芯粒設計（甚至是真正的 3D 設計）測試遵循 IEEE 1838-2019 標準，即 IEEE 三維堆疊集成電路測試引入架構標準。

安全性

安全方面有很多問題。目前處理安全問題的方式是使用硬件信任根。對于一個基于芯粒的系統，首先需要確定是否信任所有的芯粒，或者判斷從陌生供應商那里獲得的一個或多個芯粒是否有可能遭到破壞。另外，還需要決定是否用一個芯粒確保安全性（包含有密鑰的安全飛地等），然后驗證所有其他芯粒是否安全。如果很多芯粒都包含需要啟動的微處理器，那么可以集中處理，或者，每個芯粒必須處理自身的安全啟動。

正如 Rambus Security 的 Scott Best 所指出的那樣，5nm 的安全性設計非常復雜，幾乎不可能實現，更不用說反向工程了。但基于芯粒的安全性設計則比較容易。

當我們把設計分解成芯粒時，SiP 就相當于安全性最低的芯粒。

更糟糕的是，雖然在一個 5nm 的芯片上監控大量的內部信號幾乎無法實現，但在一個多芯粒設計中監控中介層上的信號卻簡單得多。在實踐中，這意味著需要對任何與安全有關的芯粒之間的通信進行加密。當然，這些芯粒的設計初衷并不涉及到彼此協作，因此加密并不簡單。處理這個問題的方法通常是使用某種形式的“挑戰-回應”模式，但這種模式需要植入到每個芯粒中。在實踐中，需要為芯粒制定某種安全標準。

另外還有一些非主流的方法，如差分功率分析 (Differential Power Analysis，DPA)。

故障排查

如果出現故障該怎么辦？使用者可能不了解自己購買的所有芯粒的全部內部細節，該如何確定哪個芯粒是罪魁禍首？

有些人認為這是一個大問題，但其實這就類似于確定哪個 IP 模塊引起了 SoC 故障，甚至與確定電路板上哪個芯片引起了板級故障并無二致。一種方法是假設這種情況可能發生，并提供某種方法來啟用和禁用系統的各個模塊。在微處理器中，這被稱為“chicken bits”。

特殊市場

峰會期間還有兩個隨機出現的話題。

超級計算機，即最高端的 HPC，幾乎總是使用 COTS 部件，即“商業現成（commercial off-the-shelf）”部件，如英特爾/AMD CPU、英偉達 GPU、FPGA 等等。正如 Lawrence Berkeley Laboratory 的 John Shalf 所說：

我們無法承擔從頭開始自研芯片的成本。

所以對他來說，芯粒提供了一種機會——可以購買現成的芯粒（也許可以簡稱為 COTC），并將其緊密地集成到系統中。

其次是汽車。汽車行業對芯粒不太看好，因為汽車中與振動有關的機械問題都會引發可靠性問題；而且汽車的期望使用壽命是二十年。另一方面，自動駕駛將像其他技術一樣受到***極限的限制，因此汽車行業可能會迎難而上，因為無論如何，他們最終都需要使用芯粒。Cadence 歐洲學術網絡主管 Anton Klotz 在年初參加一個汽車會議時也聽到了類似消息：

自動駕駛芯片的數量不足以證明成本的合理性。通過將不同供應商的芯粒集成在一個中介層上，有望降低總成本；

芯粒比印刷電路板更節能；因此這種集成將大有裨益，有助于增加電動汽車的續航能力，并提供更好的性能