DDR信號仿真分為信號質(zhì)量分析與時序分析，兩者的側(cè)重點不一樣。下面來看看，某設計人員DDR3布線繞完等長之后，讓我們仿真，拓撲結(jié)構(gòu)如圖1所示：

圖 1

從拓撲結(jié)構(gòu)來看，該設計是一個主控拖動四片DDR顆粒，采用T型結(jié)構(gòu)。該設計分支等長做的都很好，貌似沒什么問題，但是仿真出來的波形卻是圖2這樣的：

圖 2

該波形電壓雖然都通過了門限電平，但是裕量很小，波形也是參差不齊，顯然不夠理想。我們這里僅僅仿真了單根信號的質(zhì)量，如果把串擾也考慮進來，波形就很難保證不出問題。作者以前也仿真過這種拓撲結(jié)構(gòu)，但是波形沒有這么糟糕啊。為了驗證一下，作者把驅(qū)動芯片的IBIS換了，拓撲結(jié)構(gòu)保持不變，結(jié)果得到的波形是這樣的，如圖3：

圖3

圖3信號質(zhì)量與圖2比起來要好一些，但結(jié)果不理想，過沖還是很大。其實這里，作者使用不同的IBIS模型，就是為了證明不同主控芯片輸出的波形是不一樣的。有時我們的Layout人員會有這樣一個疑問，改版的時候僅僅只是換了一塊主控芯片而已，PCB本身的布局沒有改版，甚至芯片管腳對應的連接關(guān)系都沒變，板子上的布線完全不用再改動了，這種想法是不對的，同一塊板子，拓撲結(jié)構(gòu)保持不變的情況，更換主控芯片，信號的質(zhì)量也會受到影響的，這時我們的拓撲結(jié)構(gòu)必須重新評估。

好了，造成圖2與圖3信號質(zhì)量不好的原因是什么呢？經(jīng)驗豐富的網(wǎng)友們也許發(fā)現(xiàn)了，上面的T型結(jié)構(gòu)沒有做端接處理。同樣，作者也發(fā)現(xiàn)了這個問題，結(jié)果加上端接電阻后，信號質(zhì)量得到了改善，如圖4所示：

圖4

再來看一個DDR3設計案例，某設計人員在數(shù)據(jù)信號中加入了串阻，拓撲結(jié)構(gòu)如下圖5：

圖5

DDR3顆粒端有ODT功能，且有6種阻值可選，作者掃面這幾種模式得到的波形如圖6：

圖6

圖6的波形，在開ODT的情況下波形裕量較小，DDR3本身帶有ODT功能啊，為什么還要加串阻呢？于是我果斷把串阻去掉，仿真波形如圖7

圖7

去掉串阻之后，波形的裕量更大了，且上升沿沒那么緩了。所以，對于有ODT功能的DDR顆粒，布線時不用加串阻，這樣不僅節(jié)省了元件，也節(jié)省了布線空間。

看來SI工程師是十分重要的哈，高速設計的成功離不開SI工程師的努力。拓撲結(jié)構(gòu)的設計不是一勞永逸的，什么驅(qū)動芯片適合什么樣的拓撲結(jié)構(gòu)，需要仿真評估。仿真是一個不斷嘗試與探索的過程，它幫助我們找到互連與器件的最佳匹配。
來源：pcbbbs