1概述

　　當(dāng)今計算機系統(tǒng)DDR3存儲器技術(shù)已得到廣泛應(yīng)用，數(shù)據(jù)傳輸率一再被提升，現(xiàn)已高達(dá)1866Mbps.在這種高速總線條件下，要保證數(shù)據(jù)傳輸質(zhì)量的可靠性和滿足并行總線的時序要求，對設(shè)計實現(xiàn)提出了極大的挑戰(zhàn)。

　　本文主要使用了Cadence公司的時域分析工具對DDR3設(shè)計進行量化分析，介紹了影響信號完整性的主要因素對DDR3進行時序分析，通過分析結(jié)果進行改進及優(yōu)化設(shè)計，提升信號質(zhì)量使其可靠性和安全性大大提高。

　　2 DDR3介紹

　　DDR3內(nèi)存與DDR2內(nèi)存相似包含控制器和存儲器2個部分，都采用源同步時序，即選通信號（時鐘）不是獨立的時鐘源發(fā)送，而是由驅(qū)動芯片發(fā)送。它比 DR2有更高的數(shù)據(jù)傳輸率，最高可達(dá)1866Mbps；DDR3還采用8位預(yù)取技術(shù)，明顯提高了存儲帶寬；其工作電壓為1.5V，保證相同頻率下功耗更低。

　　DDR3接口設(shè)計實現(xiàn)比較困難，它采取了特有的Fly-by拓?fù)浣Y(jié)構(gòu)，用“Write leveling”技術(shù)來控制器件內(nèi)部偏移時序等有效措施。雖然在保證設(shè)計實現(xiàn)和信號的完整性起到一定作用，但要實現(xiàn)高頻率高帶寬的存儲系統(tǒng)還不全面，需要進行仿真分析才能保證設(shè)計實現(xiàn)和信號質(zhì)量的完整性。

　　3仿真分析

　　對DDR3進行仿真分析是以結(jié)合項目進行具體說明：選用PowerPC 64位雙核CPU模塊，該模塊采用Micron公司的MT41J256M16HA—125IT為存儲器。Freescale公司P5020為處理器進行分析，模塊配置內(nèi)存總線數(shù)據(jù)傳輸率為1333MT/s，仿真頻率為666MHz.

　　3.1仿真前準(zhǔn)備

　　在分析前需根據(jù)DDR3的阻抗與印制板廠商溝通確認(rèn)其PCB的疊層結(jié)構(gòu)。在高速傳輸中確保傳輸線性能良好的關(guān)鍵是特性阻抗連續(xù)，確定高速PCB信號線的阻抗控制在一定的范圍內(nèi)，使印制板成為“可控阻抗板”，這是仿真分析的基礎(chǔ)。DDR3總線單線阻抗為50Ω，差分線阻抗為100Ω。

　　設(shè)置分析網(wǎng)絡(luò)終端的電壓值；對分析的器件包括無源器件分配模型；確定器件類屬性；確保器件引腳屬性（輸入＼輸出、電源＼地等）……

　　3.2電路前仿真分析

　　前仿真分析的內(nèi)容主要是在PCB設(shè)計之前對電路設(shè)計的優(yōu)化包括降低信號反射、過沖，確定匹配電阻的大小、走線阻抗等，通過對無源器件的各種配置分析選取出最適合的參數(shù)配置。

　　圖1時鐘線的拓?fù)浣Y(jié)構(gòu)（點擊查看大圖）

　　（1）DDR3總線的差分時鐘分析

　　眾所周知，在差分傳輸中，所有信息都是由差模信號來傳送的，而共模信號會輻射能量并能顯著增加EMI，因此保證差分信號的質(zhì)量十分重要，應(yīng)使共模信號的產(chǎn)生降到最低。在對差分時鐘分析時不僅要關(guān)注其本身的信號質(zhì)量，由于其它信號都是以差分時鐘的來采樣數(shù)據(jù)，因此還需關(guān)注其單調(diào)性、過沖值等。

　　本例中差分時鐘的fly—by拓?fù)浣Y(jié)構(gòu)與地址總線一樣為串聯(lián)方式，如圖l對處理器P5020驅(qū)動4個DDR3內(nèi)存芯片的時鐘拓?fù)浣Y(jié)構(gòu)，在終端進行簡單的電阻匹配，在PCB板上差分走線后，進行反射分析發(fā)現(xiàn)接收端反射波形上下過沖較大。在處理器輸出端選用正確的下拉匹配電阻，雖電壓幅值略有減少，但上下過沖明顯減少消除了反射干擾，即減少了差分線的共模分量。對比分析結(jié)果如圖2.

　　圖2接收端DDR3的反射波形

　　（2）驗證驅(qū)動能力和ODT選項

　　DDR3內(nèi)存總線數(shù)據(jù)信號的驅(qū)動能力分為FULL和HALF兩種模式，內(nèi)部終端電阻（ODT）選擇也有0Ω、20Ω、30Ω、40Ω、60Ω、120Ω選項，它們分別對應(yīng)不同的模型用于控制信號反射的影響。為提高信號質(zhì)量、降低功耗，可通過分析不同模式選取正確的參數(shù)模型。

　　取數(shù)據(jù)總線對不同的ODT選項進行分析。圖3是在不同ODT設(shè)置進行分析數(shù)據(jù)信號形成的眼圖波形，從圖中可以看出：ODT阻抗越高，在相同驅(qū)動激勵和走線等情況下轉(zhuǎn)換率越高，幅度越大；在選擇ODT=60Ω，其接收波形平緩信號質(zhì)量最好，無明顯抖動和過沖，抖動最小。

　　圖3數(shù)據(jù)信號眼圖波形

　　通常串?dāng)_是指當(dāng)信號在傳輸線上傳播時，因電磁耦合對相鄰的傳輸線產(chǎn)生的不期望的電壓噪聲干擾。它生成前向串?dāng)_與后向串?dāng)_，其對信號波形主要影響在幅度和邊沿上面。

　　從DDR3數(shù)據(jù)總線提取3根相鄰線，中間一根為被攻擊網(wǎng)絡(luò)，周圍2根為攻擊網(wǎng)絡(luò)，采用3線模型進行分析，如下圖4走線排列，其受害線為中間走線保持低電平，兩邊的為攻擊線，采用128位偽隨機碼，根據(jù)走線的不同線寬和線間距對其進行串?dāng)_分析，看其分析結(jié)果如下表1.

　　圖4走線剖面圖

　　表1串?dāng)_分析結(jié)果

　　從表1可看出間距越大串?dāng)_影響越小，這里我們遵循的3W原則即走線邊沿間距S是線寬W的3倍將大大減少串?dāng)_的影響。但間距增大將犧牲布線空間，因此需綜合考慮使在有限的空間中布線最優(yōu)化。