一、內存測試中的難點

　　內存廣泛應用于各類電子產品中，內存測試也是產品測試中的熱點和難點。內存測試中最為關鍵的測試項目為DQ/DQS/CLK之間的時序關系。JEDEC規范規定測量這幾個信號之間的時序時測試點需要選擇在靠近內存的最末端。而當前內存芯片大部分是BGA封裝，有的甚至是正反貼的，這樣有時候就很難在內存芯片的最末端找到測試點進行測試，如果在鏈路的中間位置進行測試，一方面信號會出現反射回溝等現象，從而影響到時序的測試，另外一方面對不同信號的測試點位置的不同，測量得到的時序就不是真實的時序結果。如下圖1所示，探頭無法點測到BGA封裝的內存芯片的最末端管腳位置，此時準確的時序測量將會變得非常困難。

　　由于在信號鏈路的中間點進行的測試，因此信號波形將會因反射而出現明顯的回溝，而且回溝正好出現在時鐘信號上升沿和下降沿的中間位置，這會給時鐘與數據之間的時序測量帶來相當大的不穩定性，測量到的時序和實際情況也將會偏差很大。如下圖2所示，測量到的時鐘波形存在明顯的單調性問題。

　　二、通過虛擬探測功能預測內存最末端的波形

　　力科示波器中的虛擬探測有如下兩種方法：

　　1、使用EyeDoctorII軟件的通道仿真功能

　　使用該方法需要設法獲得測試點到鏈路末端的S參數，然后將S參數帶入到示波器的EyeDoctorII眼圖醫生軟件中（如圖3所示界面）即可預測到末端信號的波形。但在實際應用中，由于測試點可能只是個過孔，測試點位于鏈路的中間，且也無法從測試點位置將鏈路斷開成兩部分，這樣就很難測量得到測試點位置至鏈路最末端的S參數。如果通過軟件從PCB板上進行S參數的提取會更加容易些，但是仿真的結果和實際情況還是會存在一定的差別。

　　2、使用力科示波器中的VP@Receiver虛擬探測功能

　　VP@Receiver的基本原理是先獲得測試點到鏈路末端的傳輸線的延時Td、傳輸線末端的匹配模型（電容C，電感L，阻抗Z），然后將這些參數應用到實測到的波形上并推測出鏈路最末端的信號波形。下面以一個實例為例說明如何使用VP@Receiver來實現虛擬探測功能：

　　如下圖5所示，我們能夠通過示波器測量得到A點的信號波形，然后我們需要利用這個波形通過虛擬探測得到B點的波形。

　　為了獲得這個波形，我們將測試點A點和鏈路末端B點之間的傳輸鏈路等效為上圖5下方的電路模型。電路模型的主要參數包括鏈路傳輸延時T0，輸入端電感Lin，輸入端電容Cin，輸入端阻抗RL。