01

樹型拓撲信號質量的改善

這里介紹兩種方式改善帶有ECC的奇數負載的DDR2信號質量。一種不需要改變拓撲結構，另一種需要對拓撲結構進行調整。

方法一：拓撲結構不變，直接在驅動端加一個10pF電容到地

既然負載9放在拓撲中間，受反射影響而邊沿不單調。究其原因和驅動器的上升沿太快有關系。那么我們就在驅動器端加一個15pF左右的電容到地，使輸出信號的上升沿變緩一些，有可能將回溝消除。

上圖所示為在驅動端增加電容后的9個負載的仿真波形，可以看到負載9上的回溝明顯減小，使信號的有效位寬明顯增大。但是也需要注意：

（1）雖然增加電容消除了負載9邊沿的回溝，但是電容也帶來了一定的高頻分量的衰減，這有可能會加重碼間干擾（ISI）。

（2）這種方式有助于改善信號質量，但是由于每個地址、命令線都增加了一個電容占用了額外的布局空間，在布局緊張的情況下無法使用。

方法二：調整負載9在拓撲結構中的位置

既然第一個分支點T0處受反射影響最大，那我們就選擇一個受反射影響小的點將ECC芯片掛在這個地方就可以了。我們將負載9放在負載4（或者負載5）所在的分支上，從負載4（或者負載5）的fanout過孔處再引出一段線接到負載9即可，這樣同樣布局也不需要調整，而且對布線也沒有太大的影響。更改后的拓撲如下所示：

這種拓撲帶來的好處就是所有負載都遠離了T0點，受其反射的影響比較小了。但是另一方面也導致了整個拓撲的對稱性受到破壞，波形的一致性有所降低。受到影響最大的應該是負載4。但從仿真結果來看這個影響是比較小的。

圖7.（左）負載9的接收眼圖；（右）負載4的接收眼圖

從仿真結果來看，調整拓撲后的負載9的接收波形要比將ECC掛在T0點上有了很大的改善，同時負載4的信號質量并沒有很大的惡化。但是負載9的邊沿還存在著一些回溝和振鈴，但對時序和噪聲余量的影響已經降低。

這兩種方法都可以解決負載9邊沿的回溝反射問題，設計的時候可以根據實際情況靈活選擇。總之對于多負載的DDR接口、尤其是帶ECC的DDR接口，地址控制信號的拓撲必須通過精細的仿真分析來確定，否則很可能導致設計失敗或者ECC功能無法使用。

另外需要注意的就是驅動器的驅動能力到底能帶多少負載我們在設計之初必須有一個大體的估計。上面的例子中驅動器本身輸出的上升下降時間都是260ps左右的，當帶8（9）個負載之后邊沿明顯變緩了甚至達到2ns以上。因此，我們必須在設計開始時就充分地考慮到整個系統的總的容性負載有多大，包括所有的布線、過孔以及負載的容性效應。這樣才能估算出容性負載會對上升下降時間產生什么樣的影響。對于一定速率的信號來說，當信號的上升下降時間超過或者接近一個信號位寬之后就會是碼間干擾加重并極大的影響信號的噪聲和時序裕量，此時我們就需要增加驅動器的驅動能力或者降頻設計、或者更改設計方案減少負載數量。

還有就是對于多負載情況的樹型拓撲匹配方式只可能使用源端匹配或者不添加任何匹配器件。因為戴維南匹配加在拓撲的最末段才會起到良好的匹配效果，但是由于拓撲中存在非常多的分支匹配加在哪里好像都不太合適。也有的設計中將戴維南匹配加到第一個分支點T0處，這樣也能起到一定的效果畢竟可以抑制反射最嚴重的點的阻抗不連續。當然最終還是需要通過仿真來確定。

02

T型拓撲介紹

T型拓撲也是一種對稱性非常好的拓撲，它可以看作是兩個菊花鏈的組合，也可以看作是樹型拓撲的簡化，4個負載的T型示意圖如下所示。

T型拓撲具有如下特點:

（1）相對于樹型拓撲而言其布線要簡單很多，TL1_1/2、TL2_1/2這幾段橫向布線理想情況下（負載fanout設計合理）可以一層完成。在DDR接口的設計中地址控制信號采用這種拓撲TL1_1/2、TL2_1/2這幾段布線可以和部分數據信號共用布線層，TL0布線也可以和數據信號共用布線層。這種拓撲對于降低信號線布線層數很有幫助。

（2）具有樹型拓撲對稱性的特點，負載1和4以及負載2和3分別對稱波形也具有一定的一致性給信號完整性仿真帶來方便；

（3）T型拓撲相當于兩個菊花鏈組合在一起，靠近發送端的負載可能會存在回溝、臺階導致信號邊沿不單調影響時序裕量。

我們在ADS中搭建DDR2地址信號的仿真電路進行分析。驅動器為Virtex-4的SSTL buffer上升時間600ps、下降時間800ps。負載為美光DDR2芯片MT47H128M4CF。對拓撲結構中的線長做如下設置：（1）TL0=2000mil，(2) TL1_1\\TL1_2長度為500mil;(3)TL2_1~TL2_2長度為700mil；仿真速率400MHz。

負載1和4（點虛線）以及負載2和3（實線），從上面的仿真結果可以看出4個負載的接收波形基本上一致，這是由于DDR2本身的上升下降時間并不是很快。將驅動器更改為上升下降時間為260ps的1.5V DDR3驅動器后仿真結果如下所示：

仿真結果顯示負載1和4（點虛線）以及負載2和3（實線）的接收波形邊沿都存在著回溝。因此，這種T型的拓撲結構通常只是應用于相對低速的DDR和DDR2接口，對于更高速率的DDR3接口這一回溝將會顯著影響信號的時序裕量。即便是在DDR2接口中應用，在533MHz、667MHz情況下也需要妥善解決回溝和邊沿的問題。

當拓撲中存在更多負載的情況下我們是否還可以使用T型的拓撲呢？答案是肯定的。實際上我們可以采取的方式很多，下面以8顆DDR2芯片的地址控制信號為例簡單介紹幾種處理辦法：

?正反對貼布局

八片DDR2顆粒兩兩正反對貼布局，如下所示。

這種布局方式，地址控制信號布線采用T型拓撲。相對于四片DDR2顆粒的情況并沒有增加額外的布線分支，只相當于拓撲中的負載電容增大了。由此導致的影響主要是地址控制信號的邊沿會略有變緩。但這種布局方式也有一定的缺陷，那就是DDR2對貼之后數據信號的密度增加了，給PCB布線帶來了難度。因此在產品設計時需要綜合考慮布線、布局密度選擇合適的拓撲。當布局面積不是瓶頸而更加關注PCB層數的時候我們就需要使用單面布局的方式。

?單面布局使用戴維南匹配

在負載較多又采用單面布局的情況下，T型拓撲的阻抗不連續點就會很多，此時如果沒有任何匹配的話信號質量無疑將不能滿足要求。使用源端匹配并不能解決分支點處、以及每個負載處的阻抗不連續問題，因此只能考慮使用終端端接的方式。由于拓撲中存在左右兩個分支，在兩個分支的末端就都需要使用戴維南匹配。

這種端接方式需要注意的是，兩組戴維南端接之間是并聯關系，會極大程度地降低信號的幅值進而使噪聲裕量減小。因此，端接電阻的阻值需要通過詳細的SI仿真確定以保證足夠的噪聲裕量。此外，這種戴維南端接方式的缺點就是一個信號需要4個電阻，對于一組DDR2地址控制信號一般會有二十幾個信號需要添加的電阻太多了，同時也會占用大量的布局面積。

?單面布局驅動器端加對地電容

當然，除了戴維南匹配之外也可以考慮其它的方式，如前面提到的在驅動器輸出端加一個到地的電容，以降低輸出信號的高頻分量也是解決問題的一個辦法。

03

星型拓撲介紹

上面討論的多負載拓撲，無論是菊花鏈、遠端簇還是樹型拓撲針對的都是單向的一驅多的情況。在通信系統的設計中經常會用到需要多個處理器之間共享資源的情況，任何一個處理器都可以作為驅動器也可以作為接收器。對于這樣的雙向信號再使用上面介紹的拓撲結構就可能會產生信號完整性問題了，此時就需要使用下圖所示的星型拓撲。

星型拓撲的設計要求就是保證多個器件到分支點T的延時、負載效應都大致相等。此時任意一個器件作為發送端，其它器件接收的波形都是一致的。由于任意負載到T點的延時都相同，不同負載之間的影響會比較小。