AMD-Xilinx 的 Vivado 開發工具具有很多方便FPGA開發功能，我最喜歡的功能之一是block design的設計流程。Vivado 中的block design是使用RTL IP形式的圖形表示進行設計，在block design中使用 RTL 模塊的方便之處在于，它將自動檢測某些類型的信號，例如時鐘、復位和總線接口，然后，檢測這些信號進行IP間的自動化連接。Vivado 中包含大量預構建 IP 模塊（官方IP）。

為了方便用戶進行相關設計，Vivado 提供了一個內置的 IP 封裝編輯器工具，它可以為 AXI IP 生成框架，只需將自己的 RTL 代碼插入其中。同時也提供了相關的驅動文件，可以在Vitis中方便調試。

為了演示究竟上面流程“好”在哪里，接下來我們創建一個AXI FIR IP 模塊，然后將IP添加到我們設計中最后驗證功能。

創建 Vivado 項目

首先，啟動 Vivado 并針對自己的FPGA創建一個新項目。

添加 MicroBlaze，對于這個項目來說，使用 BRAM 就足夠了。

選擇 Add IP 選項并搜索 MicroBlaze，將其添加到模塊設計中并運行 Block Automation，該模塊會在窗口頂部的綠色橫幅中彈出。接下來添加中斷控制器。

驗證并保存塊設計，接下來我們將開始我們的IP設計。

創建新的 AXI4 外設

要使用自己的 RTL 創建新的 AXI 外設并將其封裝為 IP ，請選擇工具>創建和打包新 IP...

在彈出的窗口中，按照提示逐步瀏覽屏幕，選擇Create AXI4 Peripheral選項，指定 IP 塊的所需名稱、位置目錄以及 IP 將具有的 AXI 接口數量以及 AXI類型。

Vivado 中使用了三種主要類型的 AXI：

• AXI4 (full)
• AXI4-Lite
• AXI4-Stream

每種類型都適合不同的用例，在這個項目中，我們正在創建自己的 AXI FIR 濾波器 IP 。由于 FIR 濾波器輸入并輸出具有已知數據包邊界和流量控制要求的恒定數據流，因此 AXI4-Stream 是最適合的類型。它將需要一個從接口來輸入數據樣本，并需要一個主接口來輸出處理后的樣本。

作為參考，FIR 是一個運行速度為 100 MS/s 的 LPF，具有 15 個抽頭，接收帶符號的 16 位數據并輸出帶符號的 32 位數據。它有一個從 1MHz 到 10MHz 的通帶和一個從 20MHz 開始的阻帶。

接下來，選擇編輯 IP并單擊完成。IP 包編輯 Vivado 項目將重新打開一個gui。