国产精品久久久aaaa,日日干夜夜操天天插,亚洲乱熟女香蕉一区二区三区少妇,99精品国产高清一区二区三区,国产成人精品一区二区色戒,久久久国产精品成人免费,亚洲精品毛片久久久久,99久久婷婷国产综合精品电影,国产一区二区三区任你鲁

0
  • 聊天消息
  • 系統(tǒng)消息
  • 評(píng)論與回復(fù)
登錄后你可以
  • 下載海量資料
  • 學(xué)習(xí)在線課程
  • 觀看技術(shù)視頻
  • 寫文章/發(fā)帖/加入社區(qū)
會(huì)員中心
創(chuàng)作中心

完善資料讓更多小伙伴認(rèn)識(shí)你,還能領(lǐng)取20積分哦,立即完善>

3天內(nèi)不再提示

Xilinx FIR IP的介紹及仿真

電子設(shè)計(jì) ? 來(lái)源:電子設(shè)計(jì) ? 作者:電子設(shè)計(jì) ? 2020-10-30 12:29 ? 次閱讀
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

Xilinx FIR IP的介紹與仿真

1 xilinx fir ip 簡(jiǎn)介

1)符合 AXI4-Stream 的接口

2)高性能有限脈沖響應(yīng)(FIR),多相抽取器,多相內(nèi)插器,半帶,半帶抽取器和半帶內(nèi)插器,希爾伯特變換和內(nèi)插濾波器實(shí)現(xiàn)

3)最多支持 256 組系數(shù),處理一組以上時(shí),每組 2 至 2048 個(gè)系數(shù)。

4)輸入數(shù)據(jù)高達(dá) 49 位精度

5)濾波器系數(shù)高達(dá) 49 位精度

6)支持多達(dá) 1024 個(gè)交錯(cuò)數(shù)據(jù)通道

7)支持高級(jí)交錯(cuò)數(shù)據(jù)通道序列

8)通過(guò)共享控制邏輯支持多個(gè)并行數(shù)據(jù)通道

9)插值和抽取因子通常最多為 64,單通道濾波器的最大為 1024

10)支持大于時(shí)鐘頻率的采樣頻率

11)在線系數(shù)重裝能力

12)用戶可選的輸出舍入

13)高效的多列結(jié)構(gòu),適用于所有過(guò)濾器的實(shí)現(xiàn)和優(yōu)化

Fir 公式

常規(guī)抽頭延遲線 FIR 濾波器表示

2設(shè)計(jì)驗(yàn)證思路

混頻模塊內(nèi)部包含兩個(gè) dds 模塊,一個(gè)產(chǎn)生 2khz sine 波,一個(gè)產(chǎn)生 3khz sine 波,然后相乘得到 1khz+6khz 的混頻,然后使用 xilinx FIR IP 設(shè)計(jì)一個(gè)低通濾波器濾掉 6khz,最后只剩 1khz。

3 matlab fdatool 設(shè)計(jì)低通濾波器

1)打開 fdatool

2)低通濾波器設(shè)計(jì)

Fs=44100;

Fpass =3000;

Fstop =5000;

Apass = 1;

Astop =120;

3系數(shù)量化

4)matlab 導(dǎo)出.coe

4 xilinx FIR IP的設(shè)置與仿真

左側(cè)包含 IP Symbol、Freq.Response、Implementation Details 和 CoefficientReload。右側(cè)包括 Filter Options、Channel Specification、Implementation、Detailed Implementation、Interface 和 Summary.

1)Filter Options

(1)系數(shù)源(Coefficient Source):直接在 GUI 中使用系數(shù)矢量參數(shù)或使用由 CoefficientFile 參數(shù)指定的 .coe 文件,指定要使用的系數(shù)輸入。

(2)系數(shù)向量(Coefficient Vector ):用于直接在 GUI 中指定濾波器系數(shù)。過(guò)濾器系數(shù)使用逗號(hào)分隔列表以十進(jìn)制形式指定,與過(guò)濾器系數(shù)數(shù)據(jù)文件中的 coefdata 字段相同。與 .coe 文件一樣,可以使用 FIR 編譯器根據(jù)您的要求適當(dāng)量化的非整數(shù)實(shí)數(shù)來(lái)指定濾波器系數(shù)。

(3)濾波器類型(Filter Typ ):支持五種濾波器類型:?jiǎn)嗡俾?FIR,插值 FIR,抽取 FIR,希爾伯特變換和插值 FIR。

2)Channel Specification

(1)選擇格式(Select format ):選擇用于指定硬件過(guò)采樣率,內(nèi)核可用于處理輸入采樣并生成輸出的時(shí)鐘周期數(shù)的格式。該值直接影響核心實(shí)現(xiàn)和所使用資源的并行度。選擇“頻率規(guī)格”后,可以指定“輸入采樣頻率”和“時(shí)鐘頻率”。這些值之間的比率以及其他核心參數(shù)決定了硬件過(guò)采樣率。

選擇“輸入采樣周期”時(shí),可以指定輸入采樣之間的時(shí)鐘周期數(shù)。同樣,選 擇“輸出采樣周期”時(shí),可以指定輸出采樣之間的時(shí)鐘周期數(shù)。

(2)采樣周期(Sample Period ):輸入或輸出采樣之間的時(shí)鐘周期數(shù)。當(dāng)指定了多個(gè)通道時(shí),該值應(yīng)該是時(shí)分多路復(fù)用輸入樣本數(shù)據(jù)流之間時(shí)鐘周期的整數(shù)。可以使用分?jǐn)?shù)采樣周期來(lái)指定大于時(shí)鐘頻率的采樣頻率 .

(3)輸入采樣頻率(Input Sampling Frequency ):該字段可以是整數(shù)或?qū)崝?shù)值;它指定一個(gè)通道的采樣頻率。根據(jù)時(shí)鐘頻率和濾波器參數(shù)(例如插值率和通道數(shù))設(shè)置上限。

(4)時(shí)鐘頻率(Clock Frequency ):此字段可以是整數(shù)或?qū)崝?shù)值。限制是根據(jù)采樣頻率,內(nèi)插率和通道數(shù)設(shè)置的。該領(lǐng)域僅影響體系結(jié)構(gòu)選擇。最終的實(shí)現(xiàn)可能無(wú)法達(dá)到指定的時(shí)鐘速率。

3) Implementation

(1)系數(shù)類型(Coefficient Type ):系數(shù)數(shù)據(jù)可以指定為有符號(hào)或無(wú)符號(hào)。

(2)輸入數(shù)據(jù)小數(shù)位(Input Data Fractional Bits ):用于表示過(guò)濾器輸入數(shù)據(jù)樣本的小數(shù)部分的輸入數(shù)據(jù)寬度位數(shù)。該字段僅供參考。它與系數(shù)小數(shù)位一起使用,以計(jì)算濾波器的輸出小數(shù)位值。此參數(shù)在 IP 集成器中自動(dòng)設(shè)置,但也可以被覆蓋。

(3)輸出舍入模式(Output Rounding Mode ):指定要應(yīng)用于過(guò)濾器輸出的舍入類型。

(4)輸出小數(shù)位(Output Fractional Bits ):此字段報(bào)告用于表示濾波器輸出樣本小數(shù)部分的輸出寬度位數(shù)

4) Interface

5) Freq.Response

將混頻信號(hào)和經(jīng)過(guò) xilinx FIR IP濾波后信號(hào)寫出 matlab 觀察時(shí)域和頻域 .

1混頻信號(hào)

濾波前的 1khz+6khz 的混頻信號(hào)。

2濾波后

如上所示,經(jīng)過(guò)濾波后 6khz 完全被濾除,只剩下 1khz 信號(hào)。仿真驗(yàn)證成功。


審核編輯 黃昊宇

聲明:本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點(diǎn)僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場(chǎng)。文章及其配圖僅供工程師學(xué)習(xí)之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問(wèn)題,請(qǐng)聯(lián)系本站處理。 舉報(bào)投訴
  • FIR
    FIR
    +關(guān)注

    關(guān)注

    4

    文章

    152

    瀏覽量

    35510
  • 仿真
    +關(guān)注

    關(guān)注

    54

    文章

    4482

    瀏覽量

    138255
收藏 人收藏
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

    評(píng)論

    相關(guān)推薦
    熱點(diǎn)推薦

    SOME/IP 節(jié)點(diǎn)仿真測(cè)試方案推薦:智能車載網(wǎng)絡(luò)驗(yàn)證的關(guān)鍵支撐

    協(xié)同、傳感器數(shù)據(jù)交互的關(guān)鍵技術(shù)。在智能汽車研發(fā)過(guò)程中,SOME/IP 節(jié)點(diǎn)仿真測(cè)試直接決定了車載網(wǎng)絡(luò)的穩(wěn)定性、兼容性與可靠性,選擇一套成熟、高效的測(cè)試方案,是整車廠與 Tier1 供應(yīng)商規(guī)避研發(fā)風(fēng)險(xiǎn)
    的頭像 發(fā)表于 02-05 11:52 ?118次閱讀

    一文詳解SystemC仿真庫(kù)的編譯

    AMD Vivado 設(shè)計(jì)套件以文件和庫(kù)的形式提供仿真模型。仿真庫(kù)包含器件和 IP 的行為和時(shí)序模型。編譯后的庫(kù)可供多個(gè)設(shè)計(jì)項(xiàng)目使用。用戶必須在設(shè)計(jì)仿真之前通過(guò)名為 compile_s
    的頭像 發(fā)表于 12-12 15:08 ?4822次閱讀
    一文詳解SystemC<b class='flag-5'>仿真</b>庫(kù)的編譯

    Xilinx FPGA串行通信協(xié)議介紹

    Xilinx FPGA因其高性能和低延遲,常用于串行通信接口設(shè)計(jì)。本文深入分析了Aurora、PCI Express和Serial RapidIO這三種在Xilinx系統(tǒng)設(shè)計(jì)中關(guān)鍵的串行通信協(xié)議。介紹了它們的特性、優(yōu)勢(shì)和應(yīng)用場(chǎng)景
    的頭像 發(fā)表于 11-14 15:02 ?2533次閱讀
    <b class='flag-5'>Xilinx</b> FPGA串行通信協(xié)議<b class='flag-5'>介紹</b>

    【產(chǎn)品介紹】Modelsim:HDL語(yǔ)言仿真軟件

    仿真技術(shù),編譯仿真速度快,編譯的代碼與平臺(tái)無(wú)關(guān),便于保護(hù)IP核,個(gè)性化的圖形界面和用戶接口,為用戶加快調(diào)錯(cuò)提供強(qiáng)有力的手段,是FPGA/ASIC設(shè)計(jì)的首選仿真軟件。
    的頭像 發(fā)表于 11-13 11:41 ?498次閱讀
    【產(chǎn)品<b class='flag-5'>介紹</b>】Modelsim:HDL語(yǔ)言<b class='flag-5'>仿真</b>軟件

    小白也能輕松上手!一招解決IP被封殺難題

    —— fir-proxy 。這款開源高可用代理池能在多個(gè)IP中智能自動(dòng)輪換新IP,大幅降低手動(dòng)操作時(shí)間,讓你專注于攻擊策略,提升演練得分效率。(該項(xiàng)目一個(gè)星期的時(shí)間就已經(jīng)有三位數(shù)的star,可見質(zhì)量之高。) 文件下載后,項(xiàng)目需由
    的頭像 發(fā)表于 09-02 10:38 ?607次閱讀
    小白也能輕松上手!一招解決<b class='flag-5'>IP</b>被封殺難題

    vivado仿真時(shí)GSR信號(hào)的影響

    利用vivado進(jìn)行設(shè)計(jì)xilinx FPGA時(shí),寫完設(shè)計(jì)代碼和仿真代碼后,點(diǎn)擊run simulation(啟動(dòng)modelsim進(jìn)行仿真)。
    的頭像 發(fā)表于 08-30 14:22 ?1362次閱讀
    vivado<b class='flag-5'>仿真</b>時(shí)GSR信號(hào)的影響

    智多晶SerDes 2.0 IP介紹

    為了滿足用戶對(duì)SerDes日益增漲和多樣化的要求。智多晶SerDes IP推出了2.0版本的升級(jí),本次升級(jí)相比1.0版本主要帶來(lái)了以下的變化。
    的頭像 發(fā)表于 08-16 15:32 ?1414次閱讀
    智多晶SerDes 2.0 <b class='flag-5'>IP</b><b class='flag-5'>介紹</b>

    FPGA利用DMA IP核實(shí)現(xiàn)ADC數(shù)據(jù)采集

    本文介紹如何利用FPGA和DMA技術(shù)處理來(lái)自AD9280和AD9708 ADC的數(shù)據(jù)。首先,探討了這兩種ADC的特點(diǎn)及其與FPGA的接口兼容性。接著,詳細(xì)說(shuō)明了使用Xilinx VIVADO環(huán)境下
    的頭像 發(fā)表于 07-29 14:12 ?5099次閱讀

    基于AD9613與Xilinx MPSoC平臺(tái)的高速AD/DA案例分享

    本文主要介紹基于Xilinx UltraScale+MPSoC XCZU7EV的高速AD采集與高速DA輸出案例
    的頭像 發(fā)表于 06-03 14:22 ?895次閱讀
    基于AD9613與<b class='flag-5'>Xilinx</b> MPSoC平臺(tái)的高速AD/DA案例分享

    Xilinx Shift RAM IP概述和主要功能

    Xilinx Shift RAM IP 是 AMD Xilinx 提供的一個(gè) LogiCORE IP 核,用于在 FPGA 中實(shí)現(xiàn)高效的移位寄存器(Shift Register)。該
    的頭像 發(fā)表于 05-14 09:36 ?1071次閱讀

    基于 FPGA 的任意波形發(fā)生器+低通濾波器系統(tǒng)設(shè)計(jì)

    主瓣窄,旁瓣峰值小的窗函數(shù)。設(shè)置好以后將FIR濾波器系數(shù)導(dǎo)出,將生成好coe文件導(dǎo)入Vivado中FIR IP核中。撰寫TestBench文件進(jìn)行波形仿真。 方法二利用DDS 生成一個(gè)
    發(fā)表于 05-07 15:34

    概倫電子千兆級(jí)高精度電路仿真器NanoSpice Giga介紹

    。NanoSpiceGiga采用TrueSPICE精度級(jí)仿真引擎確保了先進(jìn)工藝節(jié)點(diǎn)下芯片設(shè)計(jì)中功耗、漏電、時(shí)序、噪聲等的精度要求,并通過(guò)先進(jìn)的并行仿真技術(shù)在不降低仿真精度的情況下實(shí)現(xiàn)高速電路仿
    的頭像 發(fā)表于 04-23 15:21 ?1137次閱讀
    概倫電子千兆級(jí)高精度電路<b class='flag-5'>仿真</b>器NanoSpice Giga<b class='flag-5'>介紹</b>

    詳解Xilinx的10G PCS PMA IP

    如果要在Xilinx的FPGA上使用萬(wàn)兆以太網(wǎng)通信,大致有三種方法構(gòu)建協(xié)議棧。第一種使用GTX等Serdes作為底層的PHY,上層通過(guò)HDL實(shí)現(xiàn)構(gòu)建MAC和IP層,這種方式難度會(huì)比較大,底層需要完成PHY層的設(shè)計(jì),最終我想通過(guò)這種方式實(shí)現(xiàn)萬(wàn)兆以太網(wǎng)的搭建。
    的頭像 發(fā)表于 04-18 15:16 ?1978次閱讀
    詳解<b class='flag-5'>Xilinx</b>的10G PCS PMA <b class='flag-5'>IP</b>

    深入解讀智多晶FIR IP

    在數(shù)字信號(hào)處理領(lǐng)域,FIR 濾波器憑借其穩(wěn)定性強(qiáng)、線性相位等優(yōu)勢(shì),被廣泛應(yīng)用于各類信號(hào)處理場(chǎng)景。今天,就帶大家深入解讀西安智多晶微電子有限公司推出的FIR IP
    的頭像 發(fā)表于 03-20 17:08 ?1181次閱讀
    深入解讀智多晶<b class='flag-5'>FIR</b> <b class='flag-5'>IP</b>

    博世GTM IP模塊架構(gòu)介紹

    上篇文章我們介紹了博世GTM IP模塊的核心功能及基礎(chǔ)結(jié)構(gòu)模塊。本篇文章將繼續(xù)解析GTM模塊架構(gòu),重點(diǎn)介紹I/O模塊,特殊功能模塊及內(nèi)核模塊。這些模塊不僅增強(qiáng)了GTM的信號(hào)處理能力,還極大提升了系統(tǒng)的靈活性和集成度,能夠滿足汽車
    的頭像 發(fā)表于 03-07 17:50 ?2487次閱讀
    博世GTM <b class='flag-5'>IP</b>模塊架構(gòu)<b class='flag-5'>介紹</b>