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RTL在電子科學中指的是寄存器轉換級電路（Register Transfer Level）的縮寫，也叫暫存器轉移層次。
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可綜合的語法是指硬件能夠實現的一些語法，這些語法能夠被EDA工具支持，能夠通過編譯最終生成用于燒錄到FPGA器件中的配置數據流。
數字門級電路可分為兩大類：組合邏輯和時序邏輯。鎖存器是組合邏輯和時序邏輯的一個交叉點，在后面會作為單獨的主題處理。
如今典型的SOC 芯片都功能復雜、接口豐富，在眾多復雜功能中不可能所有功能都同時工作，為了能耗，大多數SOC 芯片都會切分成多個電壓域
理解了寄存器的原理，在了解實際電路設計方法之前，先讓我們了解一下，在數字集成電路設計時，需要處理一些什么樣的信號類型，并且如何通過常用的電路結構實現對這...
軟件仿真(Simulation)，FPGA原型驗證(FPGA Based Prototyping)和硬件仿真加速(Emulation)這三種有效的功能驗...
版本控制系統就是一種用于多人協同開發的技術，可以管理我們對文件、目錄或工程等內容的修改歷史，方便查看更改歷史記錄，還可以恢復以前的版本。
既然RTL是以寄存器行為為基礎，那么就必須先了解寄存器是什么，并且掌握使用寄存器做設計需要注意的事項。
對于要求相位以及占空比嚴格的小數分頻，建議采用模擬電路實現。而使用數字電路實現只能保證盡量均勻，在長時間內進行分頻。
接口在Vivado Synthesis中使用時連接邏輯的用處
SystemVerilog 接口的開發旨在讓設計中層級之間的連接變得更加輕松容易。 您可以把這類接口看作是多個模塊共有的引腳集合。與必須在每個模塊上定義...
組合邏輯描述了門級電路，其中邏輯塊的輸出直接反映到該塊的輸入值的組合，例如，雙輸入AND門的輸出是兩個輸入的邏輯與。如果輸入值發生變化，輸出值將反映這一...
Standard cell是怎么應用到我們的后端設計中的呢？
Standard cell，標準單元，或者簡稱cell，可以說是數字芯片后端最基本的概念之一了，甚至可能沒有接觸過后端的同學也有所耳聞？
IP(Intelligent Property) 核是具有知識產權核的集成電路芯核總稱，是經過反復驗證過的、具有特定功能的宏模塊，與芯片制造工藝無關，可...
在現代的芯片設計里邊，工程師在優化功耗和面積上無所不有其極，這里討論的multi-bit FF 就是其中的一種方法或者稱之為一種流程。
本系統中，Basys3的MicroBlaze模塊調用基于AXI協議的UART IP核，通過AXI總線實現MicroBlaze-UART之間的通信，完成串口打印。
在 SystemVerilog 中，聯合只是信號，可通過不同名稱和縱橫比來加以引用。
User-defined primitives (UDPs) 翻譯過來就是用戶自定義原語，常常用于構建組合邏輯模型和時序邏輯模型。
在設計一個復雜的處理器內核時，可能會出現1000到2000個不等的bug，經驗告訴我們這是事實，盡管這個數字聽上去難以置信。
FPGA項目開發的過程中，需要完成設計代碼開發、驗證環境搭建、仿真分析、板級驗證等操作，在這個過程中，許多操作雖然必不可少但是步驟是重復的。
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