rtl

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RTL在電子科學(xué)中指的是寄存器轉(zhuǎn)換級(jí)電路（Register Transfer Level）的縮寫，也叫暫存器轉(zhuǎn)移層次。

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rtl技術(shù)

而今，除了少數(shù)應(yīng)用外，最先進(jìn)的處理節(jié)點(diǎn)對(duì)所有應(yīng)用而言都太過昂貴。在大多數(shù)情況下，架構(gòu)創(chuàng)新是提供更高性能的唯一途徑。對(duì)于計(jì)算要求較高的應(yīng)用而言，理想情況下...

2022-12-14 標(biāo)簽：處理器 soc RTL 3.7k 0

SystemVerilog調(diào)試過程中常用的方法和技巧

使用ctags掃描工作目錄，建立基于語法元素的索引，配合Vim可以實(shí)現(xiàn)語法元素的快速跳轉(zhuǎn)。

2023-01-09 標(biāo)簽：RTL UVM python 3.7k 0

FPGA的Verilog代碼編寫規(guī)范

　　注：以R起頭的是對(duì)編寫Verilog代碼的IP設(shè)計(jì)者所做的強(qiáng)制性規(guī)定，以G起頭的條款是建議采用的規(guī)范。每個(gè)設(shè)計(jì)者遵守本規(guī)范可鍛煉命名規(guī)范性。

2023-08-15 標(biāo)簽：fpga Verilog RTL 3.6k 0

芯片驗(yàn)證中的checker和scoreboard介紹

典型的和驗(yàn)證組件相對(duì)比較獨(dú)立的checker，這些checker通常與時(shí)序相關(guān)，例如檢查DUT中的狀態(tài)機(jī)是否永遠(yuǎn)不會(huì)進(jìn)入某個(gè)狀態(tài)，檢查接口上的vld-r...

2023-04-26 標(biāo)簽：RTL FIFO存儲(chǔ)AMBA協(xié)議 3.6k 0

直接在網(wǎng)表中插入RTL來快速做芯片功能ECO

我們?cè)诰W(wǎng)表里直接插入了RTL的always語句，對(duì)wr_data_7_進(jìn)行了打拍和簡(jiǎn)單邏輯處理（新加的邏輯所需要的輸入信號(hào)都可以在原網(wǎng)表中找到），把處理...

2023-06-06 標(biāo)簽：芯片設(shè)計(jì)RTL ECO 3.6k 0

用于AM/FM、ISM頻段、LoRa傳輸以及衛(wèi)星追蹤的RTL-SDR簡(jiǎn)介

傳統(tǒng)上來說，無線電接收機(jī)僅包含硬件組件，如濾波器、放大器、調(diào)制器和解調(diào)器等等。從最基本的層面來說，所有這些組件的工作方式都是對(duì)一個(gè)模擬信號(hào)執(zhí)行各種數(shù)學(xué)運(yùn)...

2023-02-23 標(biāo)簽：SDR 衛(wèi)星 ISM 3.5k 0

基于方法學(xué)flow來聊聊APR工具placement

眾所周知，在prePlace階段打完P(guān)ower后，需要使用APR工具把網(wǎng)表中存在的例化完的instance來全局放置在core內(nèi)，這個(gè)布局階段（pla...

2023-05-29 標(biāo)簽：寄存器 RTL apr 3.5k 0

RTL實(shí)例化的clock gating cell淺見

現(xiàn)在的深亞納米工藝的設(shè)計(jì)中，低功耗已經(jīng)是一個(gè)日漸總要的主題了，尤其是移動(dòng)市場(chǎng)蓬勃發(fā)展起來之后，功耗的要求越來越嚴(yán)格，據(jù)傳，在高級(jí)的手機(jī)系統(tǒng)開發(fā)的過程中，...

2023-07-14 標(biāo)簽：控制器寄存器 RTL 3.5k 0

把子模塊包含網(wǎng)表的RTL代碼添加到BD中的方法分享

Vivado以IP為核心的設(shè)計(jì)理念的一個(gè)重要支撐就是IP Integrator（簡(jiǎn)稱IPI，IP集成器）。用戶可以很便捷地把VivadoIP Catal...

2023-08-24 標(biāo)簽：VHDL語言 RTL Vivado 3.5k 0

Idelay對(duì)時(shí)序的補(bǔ)救

在高速信號(hào)采集的過程中，經(jīng)常會(huì)因?yàn)殡娐吩O(shè)計(jì)或者其他原因，原本設(shè)計(jì)好對(duì)應(yīng)的data_clk與data經(jīng)過線路傳輸之后在接收端時(shí)序上不能很好的對(duì)應(yīng)，這可能會(huì)...

2023-06-16 標(biāo)簽：FPGA設(shè)計(jì)RTL 串行通信 3.5k 0

淺析形式驗(yàn)證的分類、發(fā)展、適用場(chǎng)景

Formal Verification：利用數(shù)學(xué)分析的方法，通過算法引擎建立模型，對(duì)待測(cè)設(shè)計(jì)的狀態(tài)空間進(jìn)行窮盡分析的驗(yàn)證。

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為什么說Vivado是基于IP的設(shè)計(jì)？

Vivado是Xilinx公司2012年推出的新一代集成開發(fā)環(huán)境，它強(qiáng)調(diào)系統(tǒng)級(jí)的設(shè)計(jì)思想及以IP為核心的設(shè)計(jì)理念，突出IP核在數(shù)字系統(tǒng)設(shè)計(jì)中的作用。

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為valid有效信號(hào)，檢測(cè)到時(shí)輸出高，否則為低，考慮序列疊加情況，比如“1101101”，則有兩個(gè)“1101”，

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2023-05-08 標(biāo)簽：芯片設(shè)計(jì)RTL DCT 3.4k 0

clock-gating的綜合實(shí)現(xiàn)

在ASIC設(shè)計(jì)中，項(xiàng)目會(huì)期望設(shè)計(jì)將代碼寫成clk-gating風(fēng)格，以便于DC綜合時(shí)將寄存器綜合成clk-gating結(jié)構(gòu)，其目的是為了降低翻轉(zhuǎn)功耗。

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在systemverilog協(xié)議中，logic定義四態(tài)值，即向量（vector）的每個(gè)位（bit）可以是邏輯0, 1, Z或X，與verilog協(xié)議中的...

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2023-08-03 標(biāo)簽：仿真器 RTL Vivado 3.3k 0

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FPGA原型平臺(tái)到底能跑多快呢？

FPGA原型平臺(tái)的性能估計(jì)與應(yīng)用過程的資源利用率以及FPGA性能參數(shù)密切相關(guān)，甚至FPGA的制程也是一個(gè)因素。

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