為什么格雷碼可以輔助解決多bit跨時鐘域的問題?？求解

單bit通過兩級同步打拍可以有效的解決亞穩態問題。

2024-03-08 標簽：二進制fifoRTL 2.9k 0

PCIe 5.0驗證實戰，經常遇到的那些問題？

PCIe 5.0是當前最新的PCI Express規范，提供了更高的數據傳輸速率和更大的帶寬。

2023-10-27 標簽：控制器寄存器RTL 2.9k 0

FPGA原型平臺門控時鐘自動轉換

現代FPGA綜合工具會自動執行門控時鐘轉換，而無需更改RTL代碼中的設計，然而，我們可能需要適當地手動指導綜合工具執行門控時鐘變換。

2023-05-23 標簽：時鐘緩沖器SoC設計RTL 2.9k 0

Verilog狀態機的類型

有限狀態機（Finite-State Machine，FSM），簡稱狀態機，是表示有限個狀態以及在這些狀態之間的轉移和動作等行為的數學模型。

2023-06-01 標簽：VerilogRTL有限狀態機 2.9k 0

參數化RTL的驗證思路

參數化的代碼需要在靈活性和復雜性之間做出平衡，而且高度參數化代碼的驗證是一個非常具有挑戰性的工作。

2023-05-05 標簽：RTLUVMSVA 2.9k 0

Formal Verify形式驗證的流程概述

Formal Verify，即形式驗證，主要思想是通過使用數學證明的方式來驗證一個修改后的設計和它原始的設計，在功能上是否等價。

2023-09-15 標簽：RTL形式驗證SPEC 2.8k 0

FPGA速度-面積互換原則設計

速度-面積互換原則是貫穿FPGA設計的重要原則：速度是指工程穩定運行所能達到的最高時鐘頻率，通常決定了FPGA內部寄存器的運行時序；面積是指工程運行所消...

2023-06-09 標簽：fpgaFPGA設計寄存器 2.8k 0

FPGA在線調試的方法簡單總結

Xilinx被AMD收購的事情把我震出來了，看了看上上一篇文章講了下仿真的文件操作，這篇隔了很久遠，不知道該從何講起，就說說FPGA的在線調試的一些簡單...

2023-06-19 標簽：FPGA設計RTLAXI總線 2.8k 0

電阻-晶體管耦合邏輯電路圖分析

RTL電路的基本工作原理是：晶體管的基極、發射極和集電極分別與輸入信號源、負載電阻和電源連接。通過確定輸入和輸出的阻抗，并選擇合適的電容和電阻來實現阻抗...

2024-03-15 標簽：電阻邏輯電路晶體管 2.8k 0

如何使用SystemC做RTL和C/C++的聯合仿真呢？

當FPGA開發者需要做RTL和C/C++聯合仿真的時候，一些常用的方法包括使用MicroBlaze軟核，或者使用QEMU仿真ZYNQ的PS部分。

2023-12-13 標簽：VHDL語言RTLC++語言 2.8k 0

RTL設計指導原則之面積和速度互換

一般來說，面積是一個設計所消耗的目標器件的硬件資源數量或者ASIC芯片的面積。

2023-06-05 標簽：FPGA設計加法器RTL 2.8k 0

時序（Timing）對功能ECO有多重要

功能ECO主要指當RTL更新后對后端APR網表做的功能方面的改動。

2023-07-05 標簽：RTLDRCECO 2.8k 0

基于Verilog的經典數字電路設計—計數器

在數字系統中，使用得最多的時序電路差不多就是計數器了。計數器不僅能夠用于對時鐘脈沖計數，還可以用于分頻、定時、產生節拍脈沖、產生脈沖序列以及進行數字運算等等。

2023-10-09 標簽：計數器時序電路RTL 2.8k 0

如何用RTL原語實現MUX門級映射呢？

對于前端設計人員，經常會需要一個MUX來對工作模式，數據路徑進行明確（explicit）的聲明，這個對于中后端工程師下約束也很重要。這里介紹一種巧用的R...

2023-12-14 標簽：HDLRTLMux 2.7k 0

低功耗設計基礎：Clock Gating

大多數低功耗設計手法在嚴格意義上說并不是由后端控制的，Clock Gating也不例外。

2023-06-27 標簽：寄存器EDA工具RTL 2.7k 0