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RTL在電子科學(xué)中指的是寄存器轉(zhuǎn)換級(jí)電路（Register Transfer Level）的縮寫，也叫暫存器轉(zhuǎn)移層次。

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rtl技術(shù)

直接在網(wǎng)表中插入RTL來(lái)快速做芯片功能ECO

近幾年，芯片設(shè)計(jì)規(guī)模越來(lái)越大，這使得重跑一次綜合需要長(zhǎng)達(dá)數(shù)小時(shí)，甚至幾天時(shí)間。

2023-06-15 標(biāo)簽：芯片設(shè)計(jì)RTL ECO 2k 0

利用FPGA工具設(shè)置優(yōu)化FPGA HLS設(shè)計(jì)

高層次的設(shè)計(jì)可以讓設(shè)計(jì)以更簡(jiǎn)潔的方法捕捉，從而讓錯(cuò)誤更少，調(diào)試更輕松。然而，這種方法最受詬病的是對(duì)性能的犧牲。在復(fù)雜的 FPGA 設(shè)計(jì)上實(shí)現(xiàn)高性能，往往...

2018-12-16 標(biāo)簽：fpga rtl 2k 0

IC驗(yàn)證入門基礎(chǔ)—Vim的配置

Vim或者是gvim是我們IC設(shè)計(jì)或者驗(yàn)證工程師，日常工作當(dāng)中常用到的一個(gè)編輯器，我們的RTL代碼就是在vim當(dāng)中寫的，而gvim是vim的圖形化界面，...

2023-06-15 標(biāo)簽：IC設(shè)計(jì)RTL VIM 1.9k 0

阻塞賦值與非阻塞賦值

”=“阻塞賦值與”<=“非阻塞賦值是verilog語(yǔ)言中的兩種不同的賦值方式，下面將對(duì)兩種賦值方式進(jìn)行比較。方便進(jìn)行理解和使用。

2023-09-12 標(biāo)簽：RTL 時(shí)序邏輯電路阻塞賦值 1.9k 3

從RTL追蹤到Scala

　　在三天前SpinalHDL1.8.0正式上線，在這次更新中增加了Scala代碼和生成的RTL代碼之間的對(duì)照功能，也就是說(shuō)我們可以在生成的RTL代碼中...

2022-12-09 標(biāo)簽：RTL 代碼 scala 1.9k 0

Formal學(xué)習(xí)筆記之算法基礎(chǔ)學(xué)習(xí)

通常，我們會(huì)將spec和設(shè)計(jì)實(shí)現(xiàn)進(jìn)行比較。Spec相對(duì)來(lái)說(shuō)比較抽象些，可以是些SVA的assertion，RTL model或者一些HVL，比如syst...

2023-06-20 標(biāo)簽：RTL SPEC BDD 1.9k 0

為多個(gè)Vivado?工程復(fù)用遠(yuǎn)程IP高速緩存

在設(shè)計(jì)周期中，您可保留多個(gè)版本的工程，這些工程使用相同的 IP 和相同的配置。重新運(yùn)行整個(gè)工程會(huì)導(dǎo)致每次都要重新生成 IP，很費(fèi)時(shí)間。

2023-09-22 標(biāo)簽：存儲(chǔ)器 RTL Vivado 1.9k 0

使用abstrct model代替real model

“空間爆炸”大大增加了formal工具處理的復(fù)雜度，在有限的資源內(nèi)，難以達(dá)到收斂。

2023-08-29 標(biāo)簽：處理器存儲(chǔ)器計(jì)數(shù)器 1.9k 0

探討一下在UVM中典型的驗(yàn)證平臺(tái)

驗(yàn)證平臺(tái)顧名思義就是為了驗(yàn)證而存在的。普通意義上來(lái)說(shuō)，如果是IP驗(yàn)證，當(dāng)驗(yàn)證人員拿到設(shè)計(jì)的某模塊的RTL代碼（DUT，Design Under Test...

2023-06-15 標(biāo)簽：RTL UVM DUT 1.9k 0

軟硬件協(xié)同仿真原理及主要組成部分概述

軟硬件聯(lián)合仿真在確保高效云解決方案的質(zhì)量、降低風(fēng)險(xiǎn)、節(jié)省時(shí)間和成本方面發(fā)揮著關(guān)鍵作用。

2023-10-16 標(biāo)簽：芯片設(shè)計(jì)RTL TLM 1.9k 0

聊聊芯片設(shè)計(jì)有哪些活要做？

芯片設(shè)計(jì)這個(gè)行當(dāng)，從大的方面講，主要分模擬和數(shù)字兩大塊，而每大塊又分前端和后端，我想大部分同學(xué)對(duì)這個(gè)肯定是非常清楚的，下面就數(shù)字電路聊聊芯片設(shè)計(jì)的一些事...

2023-11-25 標(biāo)簽：寄存器芯片設(shè)計(jì)RTL 1.9k 0

決策語(yǔ)句允許程序塊的執(zhí)行流程

SystemVerilog case語(yǔ)句與C switch語(yǔ)句類似，但有重要區(qū)別。SystemVerilog不能使用break語(yǔ)句（C使用break從s...

2022-10-27 標(biāo)簽：硬件 HDL 編碼 1.9k 0

一覽pipeline中所出現(xiàn)的五個(gè)基本要素

stageable、StageableKey是最整個(gè)pipeline中的基本數(shù)據(jù)類型元素

2023-08-12 標(biāo)簽：處理器 RTL Pipeline 1.9k 0

在Windows 10上創(chuàng)建并運(yùn)行AMD Vitis?視覺(jué)庫(kù)示例

本篇文章將演示創(chuàng)建一個(gè)使用 AMD Vitis? 視覺(jué)庫(kù)的 Vitis HLS 組件的全過(guò)程。此處使用的是 Vitis Unified IDE。如果您使...

2024-05-08 標(biāo)簽：RTL GUI OpenCV 1.9k 0

復(fù)位保護(hù)電路如何進(jìn)行復(fù)位保護(hù)？

復(fù)位保護(hù)電路，是在系統(tǒng)進(jìn)行復(fù)位的過(guò)程中對(duì)接口進(jìn)行硬性邏輯保護(hù)，避免毛刺和錯(cuò)誤對(duì)周圍系統(tǒng)產(chǎn)生影響的模塊。

2023-12-04 標(biāo)簽：保護(hù)電路寄存器 RTL 1.9k 0

芯片驗(yàn)證中的scoreboard分析

在芯片驗(yàn)證中，我們隨機(jī)發(fā)送數(shù)據(jù)激勵(lì)，同時(shí)使用scoreboard進(jìn)行數(shù)據(jù)完整性檢查。 scoreboard使用的關(guān)鍵在于如何啟動(dòng)檢查以及檢查的內(nèi)容...

2023-04-28 標(biāo)簽：數(shù)據(jù)RTL 芯片驗(yàn)證 1.8k 0

基于FPGA開(kāi)發(fā)板點(diǎn)亮LED燈

設(shè)計(jì)規(guī)劃--波形繪制--編寫代碼--代碼編譯--編寫testbench--對(duì)比波形--綁定管腳--全編譯--上板驗(yàn)證

2023-05-22 標(biāo)簽：led燈時(shí)序電路 RTL 1.8k 0

各種類型CDC路徑中的毛刺問(wèn)題

CDC 驗(yàn)證不僅在 RTL 有必要，在門級(jí)也必不可少。在 RTL，重點(diǎn)是通過(guò)識(shí)別 CDC 結(jié)構(gòu)和方案來(lái)確定時(shí)鐘域和 CDC 路徑。

2023-03-30 標(biāo)簽：RTL CDC 1.8k 0

如何對(duì)SoC進(jìn)行手動(dòng)FPGA分區(qū)

對(duì)SoC芯片要進(jìn)行FPGA原型驗(yàn)證，假如設(shè)計(jì)較大，要將SoC中不同功能模塊或者邏輯模塊分別分配到特定的FPGA，那么對(duì)SoC的分割策略尤為重要

2023-04-27 標(biāo)簽：fpga SoC芯片 RTL 1.8k 0

SoC的RTL移植到FPGA的RTL修改啥？

盡管對(duì)于工程師而言目標(biāo)始終是以原始形式對(duì)SoC源RTL進(jìn)行原型化，但在原型化工作的早期，SoC設(shè)計(jì)必須進(jìn)行必要的修改，以適應(yīng)FPGA原型系統(tǒng)。

2023-04-26 標(biāo)簽：SoC設(shè)計(jì)PAD RTL 1.8k 0

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