多路選擇器設計

組合邏輯電路的輸出信號只與當前時刻的輸入信號有關，與其他時刻的輸入狀態無關，無存儲電路或反饋電路。

2023-05-22 標簽：led燈RTL組合邏輯電路 3.3k 0

從可綜合的RTL代碼的角度聊聊interface

SystemVerilog引入了interface，這里我們從可綜合的RTL代碼的角度聊聊interface。

2023-10-12 標簽：RTLUVMInterface 3.3k 0

verilog語法說明之case casez case

在rtl仿真中，有四種狀態，分別是0、1、x（unknown values）和z（high-impedance values）。

2023-09-20 標簽：仿真VerilogRTL 3.3k 0

基于Verilog的經典數字電路設計（5）譯碼器

前面講完了編碼器，其實不知不覺地，也順便把譯碼器也講了，畢竟，二者是一個相反操作的過程，類似于加減，前進與后退，調制與解調，FFT 和 IFFT 等等。

2023-10-09 標簽：二進制LED驅動譯碼器 3.2k 0

有沒有辦法像debug RTL代碼一樣將UVM中變量拉到波形上看呢？

我們常用的debug UVM的方法是通過打印log實現。有沒有辦法像 debug RTL代碼一樣將 UVM 中變量拉到波形上看呢？答案是有的，下面讓我們...

2023-06-29 標簽：仿真器RTLUVM 3.2k 0

RTL時序邏輯的綜合要求

數字門級電路可分為兩大類：組合邏輯和時序邏輯。鎖存器是組合邏輯和時序邏輯的一個交叉點，在后面會作為單獨的主題處理。

2023-01-13 標簽：RAMRTL觸發器 3.2k 0

芯片驗證需要圍繞DUT做什么？

TestBench即測試平臺，是為了檢驗待測設計（design under test，DUT）而搭建的驗證環境。

2023-06-12 標簽：寄存器RTLDUT 3.2k 0

談談復位那些事

復位信號幾乎是除了時鐘信號外最常用的信號了，幾乎所有數字系統在上電的時候都會進行復位，這樣才能保持設計者確定該系統的系統模式的狀態，以便于更好的進行電子...

2023-06-02 標簽：反相器RTL觸發器 3.1k 0

使用MATLAB和Simulink創建FPGA原型的最佳方法

芯片設計和驗證工程師通常要為在硅片上實現的每一行RTL代碼寫出多達10行測試平臺代碼。驗證任務在設計周期內可能會占用50%或更多的時間。盡管如此辛 苦，...

2023-08-06 標簽：fpgamatlab算法 3.1k 0

uvm中的Scoreboards介紹

在驗證過程中讓DUT進入特定場景只是驗證的重要部分之一，驗證環境還應該檢查來自DUT的輸出響應。

2023-06-20 標簽：RTLUVMTLM 3k 0

聊一聊FPGA中的IP都是怎么區分的呢？

現今的FPGA設計規模越來越龐大，功能越來越復雜，因此FPGA設計的每個部分都從頭開始著手是不切實際的。

2023-05-22 標簽：FPGA設計寄存器EDA工具 3k 0

數字IC前端設計流程及工具

以門級網表（Netlist）生成為分界線，之前稱為前端，之后稱為后端。

2023-06-25 標簽：IC設計RTLDFT 3k 0

介紹3個時序優化的RTL改動及其中Formal SEC的角色

對于這種pipe個數變化，但是端到端功能不變的修改，同樣可以使用sequential FEC來進行等價性比對。只不過有所區別的是，需要指定比對是late...

2022-08-09 標簽：寄存器RTL數字IC 3k 0

仿真測試1：半加器

做任何模塊前，要確定輸入輸出端口有哪些，有一個整體的概念；方便以后模塊調用；

2023-10-10 標簽：EDA工具仿真器RTL 3k 0

RTL設計規范有哪些？一個RTL用例設計介紹

D觸發器結構如下圖所示，先有時鐘上升沿，然后才有D的值賦給Q，沒有上升沿Q值保持不變，時序邏輯在時鐘上升沿/下降沿后才變化

2023-08-18 標簽：計數器RTLD觸發器 2.9k 0